雙位快閃記憶體的製作方法

2023-05-08 01:59:56 2

專利名稱：雙位快閃記憶體的製作方法
技術領域：
本發明涉及半導體技術領域，更具體的，本發明涉及一種雙位快閃記憶體製作方法。
背景技術：
作為一種集成電路存儲器件，快閃記憶體具有電可擦寫存儲信息的功能，因此，快 快閃記憶體儲器被廣泛應用於如可攜式電腦、手機、數碼音樂播放器等電子產品中。通常的，依據 柵極結構的不同，快閃記憶體分為堆疊柵極快閃記憶體及分離柵極快閃記憶體兩種類型， 這兩種快閃記憶體都需要將存儲單元以適合本身操作的陣列進行排布，每一存儲單元都用 來儲存單一位的數據。這種快閃記憶體的存儲陣列需要場氧化層或溝槽式絕緣層來分離存 儲單元，同時，為了提高快閃記憶體的擦寫效率，需要較大面積的存儲單元才能得到高電容 耦合比，因此，所述快閃記憶體存儲單元的面積較為龐大，無法有效提高存儲密度。為了提高快閃記憶體的存儲密度，美國專利第6538四2號提出了一種雙位快快閃記憶體 儲器的結構，通過在一個快閃記憶體存儲單元上形成兩個對稱的存儲位，所述雙位快快閃記憶體 儲器提高了存儲密度。圖1為現有技術雙位快閃記憶體的剖面結構示意圖。如圖1所示， 兩個用於存儲電荷的第一電荷俘獲層102和第二電荷俘獲層103位於襯底100上柵極結構 的兩側，並由柵介電層101隔離，所述柵介電層101使得第一電荷俘獲層102和第二電荷俘 獲層103的存儲狀態不會互相影響。控制柵104位於第一電荷俘獲層102與第二電荷俘獲 層103上方，用於控制兩個電荷俘獲層上電荷的注入或移除。襯底100中還形成有漏區106 及源區105。所述雙位快閃記憶體以熱電子注入的方式進行編程，以第二電荷俘獲層103為 例，在控制柵104及漏極106上施加高電平，並將源區105接地，熱電子被充分加速並注入 到第二電荷俘獲層103上，完成電荷寫入動作。然而，受限於光刻工藝的最小線寬，所述雙位快閃記憶體的第一電荷俘獲層102、 第二電荷俘獲層103以及柵介電層101無法形成小於光刻最小線寬的圖形，因此，所述雙位 快閃記憶體的單元面積仍然相對較大，存儲密度無法提高。綜上，需要一種改進的雙位快閃記憶體的製作方法，以進一步提高存儲密度。

發明內容
本發明解決的問題是提供了一種雙位快閃記憶體製作方法，柵介電層進一步減小 了雙位快閃記憶體的單元面積，存儲密度得以提高。為解決上述問題，本發明提供了一種雙位快閃記憶體的製作方法，包括提供半導 體襯底，在所述半導體襯底上依次形成柵介電層與柵電極層，刻蝕所述柵電極層及柵介電 層，形成柵極結構；側向刻蝕柵介電層的部分區域，在柵介電層兩側形成開口 ；在柵電極層 與半導體襯底表面形成隔離層；在半導體襯底及柵極結構上形成電荷俘獲材料，所述電荷 俘獲材料為內嵌納米晶矽的氧化鉿，所述電荷俘獲材料填充到柵介電層兩側的開口內，柵 電極層與半導體襯底表面的隔離層將所述電荷俘獲材料與柵電極層及半導體襯底隔離；刻蝕電荷俘獲材料，保留位於柵介電層兩側開口內的電荷俘獲材料，所述開口內的電荷俘獲 材料形成電荷俘獲層。可選的，所述柵電極層為多晶矽，所述在柵電極層與半導體襯底表面形成隔離層 具體包括將所述半導體襯底置於氧化性氣氛中並進行氧化，形成隔離層，所述隔離層為氧化矽。可選的，所述柵介電層為氧化矽或氮氧化矽。可選的，所述柵介電層的側向刻蝕為各向同性刻蝕。可選的，所述柵介電層的各向同性刻蝕為溼法腐蝕。可選的，所述溼法腐蝕採用氫氟酸溶液，柵介電層為氧化矽條件下，所述氫氟酸溶 液中氟化氫質量分數小於或等於2%，反應條件為反應溫度為20至25攝氏度，腐蝕速率 為20至60納米/分鐘，反應時間為30至200秒；柵介電層為氮氧化矽條件下，所述氫氟酸 溶液中氟化氫質量分數為3%至5%，反應條件為反應溫度為20至25攝氏度，腐蝕速率為 25至60納米/分鐘，反應時間為30至200秒。可選的，所述柵介電層的各向同性刻蝕為各向同性幹法刻蝕。可選的，所述各向同性幹法刻蝕的刻蝕氣體包括CF4、CHF3> CH2F2, CH3F, C4F8或C5F8 的一種或多種的組合，所述柵介電層為氧化矽條件下，所述幹法刻蝕的反應條件為反應氣 壓為1至5毫託，氣體流量為100至500標準狀態毫升/分，電源功率為200至1000瓦，偏 置電壓0至100伏；所述柵介電層為氮氧化矽條件下，所述幹法刻蝕的反應條件為反應氣 壓1至5毫託，氣體流量為100至600標準狀態毫升/分，電源功率為250至1000瓦，偏置 電壓為0至100伏。可選的，形成所述內嵌納米晶矽的氧化鉿的過程包括在隔離層表面形成第一氧 化鉿層，所述第一氧化鉿層沿柵介電層兩側的開口表面生長，所述開口的口徑縮小；在第一 氧化鉿層表面形成納米晶矽，所述納米晶矽填充在口徑縮小後的開口內。可選的，所述縮小後開口的口徑與柵介電層兩側開口原始口徑的比值為1 2至 1 10。可選的，所述縮小後開口的口徑為15至100埃。可選的，所述納米晶矽的厚度為15至100埃。可選的，還包括在納米晶矽上形成第二氧化鉿層，所述第二氧化鉿層填滿柵介電 層兩側的開口。可選的，所述氧化鉿採用原子層沉積方式形成。可選的，所述原子層沉積的反應條件為反應前驅物為[(CH3) (C2H5)N]4Hf與O2，反 應氣壓為20至40毫託，反應溫度為200至290攝氏度。可選的，所述氧化鉿中鉿原子與氧原子的比例為1 1.5至1 2.5。可選的，所述納米晶矽採用低壓化學氣相澱積形成。可選的，所述低溫化學氣相澱積法形成納米晶矽的反應條件為採用SiH2Cl2、 SiHCl3或SiCl4與稀釋性氣體為反應氣體，所述稀釋性氣體為惰性氣體，SiH2Cl2, SiHCl3或 SiCl4與稀釋性氣體的體積比為1 20至1 200，稀釋性氣體的流量為20至100標準狀 態毫升/分，反應溫度為700至900攝氏度，反應壓力為50毫託至500毫託。與現有技術相比，本發明具有以下優點
1.現有技術採用光刻工藝形成雙位快閃記憶體的電荷俘獲層圖形，受限於光刻工 藝的最小線寬，所述雙位快閃記憶體的單元面積的相對較大；而本發明採用各向同性刻蝕 側向刻蝕雙位快閃記憶體柵極結構中控制柵下方的柵介電層，形成了小於光刻工藝最小線 寬的電荷俘獲層及柵介電層，從而減小了雙位快閃記憶體的單元面積。2.本發明的雙位快閃記憶體製作方法採用自對準的方法形成柵極結構中的電荷 俘獲層結構，減少了製作工藝中的光刻板數量，降低了工藝的複雜度。


圖1是現有技術雙位快閃記憶體的剖面結構示意圖。圖2是本發明一個實施例雙位快閃記憶體製作方法的流程示意圖。圖3至圖10是本發明一個實施例雙位快閃記憶體製作方法的剖面結構示意圖。圖11是本發明一個實施例雙位快閃記憶體的閾值電壓變化曲線的示意圖。
具體實施例方式現有技術在形成雙位快閃記憶體的單元結構時，需要通過多步的光刻工藝及各向 異性的幹法刻蝕工藝在雙位快閃記憶體的柵極結構形成兩個對稱的電荷俘獲層以及隔離 電荷俘獲層的柵介電層圖形，所述電荷俘獲層與柵介電層的圖形受限於光刻工藝的最小線 寬，無法進一步縮小。不同於各向異性刻蝕，各向同性刻蝕工藝在刻蝕結構時，既可以沿襯 底表面的法向方向刻蝕，還可以沿襯底表面的平面進行刻蝕，因此，所述各向同性刻蝕工藝 可以在光刻工藝最小線寬的基礎上，進一步減小圖形的橫向線寬。本發明採用各向同性刻蝕工藝，對雙位快閃記憶體控制柵下方的柵介電層進行橫 向刻蝕，通過控制刻蝕時間來確定橫向刻蝕深度，之後利用具備極佳臺階覆蓋性的原子層 沉積技術將電荷俘獲材料填充至柵介電層兩側刻蝕開口中以形成兩個對稱的電荷俘獲層； 本發明的雙位快閃記憶體製作工藝突破了光刻工藝最小線寬的限制，減小了存儲單元的面 積，實現了高密度的存儲陣列。為了更好的理解本發明的雙位快閃記憶體製作方法，下面參照附圖對本發明的具 體實施例作進一步說明，但應認識到，本領域技術人員可以修改在此描述的本發明而仍然 實現本發明的有利效果。因此，下列的描述應當被理解為對本領域技術人員的廣泛教導，而 並不作為對本發明的限制。圖2是本發明實施例雙位快閃記憶體製作方法的流程示意圖，包括如下步驟執 行步驟S202，提供半導體襯底；執行步驟S204，在所述半導體襯底上形成柵介電層；執行步 驟S206，在柵介電層上形成柵電極層；執行步驟S208，圖形化所述柵電極層與柵介電層，形 成柵極結構；執行步驟S210，各向同性刻蝕柵介電層，在柵電極層與半導體襯底間的柵介 電層兩側形成開口 ；執行步驟S212，在柵電極層與半導體襯底表面形成隔離層；執行步驟 S214，在半導體襯底及柵極結構上形成電荷俘獲材料，所述電荷俘獲材料填充到柵介電層 兩側的開口內；執行步驟S216，以柵電極層為掩膜，幹法刻蝕電荷俘獲材料，在柵介電層兩 側的開口內保留部分電荷俘獲材料，形成對稱的電荷俘獲層；執行步驟S218，在半導體襯 底及柵極結構上形成阻擋介電層，刻蝕所述阻擋介電層，形成側壁。圖3至圖11是本發明一個實施例雙位快閃記憶體製作方法的剖面結構示意圖。
如圖3所示，提供半導體襯底302，所述半導體襯底302為矽基襯底、SOI襯底、鍺 化矽襯底或其他半導體襯底，在具體實施例中，所述半導體襯底為P型摻雜的矽基襯底；之 後，在所述半導體襯底302上形成柵介電層304，在具體實施例中，所述柵介電層304為氧化 矽或氮氧化矽，柵介電層304的厚度為50至1000埃，優選的，所述柵介電層304為熱氧化 形成的氧化矽，厚度為300埃。如圖4所示，在柵介電層304上形成柵電極層306，在具體實施例中，所述柵電極 層306為N型摻雜的多晶矽，所述多晶矽的摻雜材料為磷離子、砷離子或銻離子等，摻雜濃 度為1. 0E18至1. 0E22原子/立方釐米，所述柵電極層306的厚度為300至5000埃，優選 的，所述柵電極層306的摻雜濃度為1.0E20原子/立方釐米，厚度為1000埃。在具體實 施例中，所述柵電極層306是以矽烷為反應前驅物，採用低壓化學氣相澱積的方法形成的。 之後，採用各向異性的幹法刻蝕工藝圖形化所述柵電極層306及柵介電層304，形成柵極結 構，在具體實施例中，所述柵極結構的最小線寬由光刻工藝的最小線寬決定。如圖5所示，採用各向同性的刻蝕工藝，側向刻蝕柵介電層304，在柵介電層304兩 側形成位於柵電極層306下方的第一開口 308。在刻蝕柵介電層304時，受限於較薄的柵介 電層304，刻蝕氣體或液體只能輸運到一定的深度，因此，柵介電層304兩側只有部分區域 被刻蝕，從而實現自限制(self-limited)停止刻蝕。第一開口 308的高度與柵介電層304 的厚度相同，第一開口 308的深度與各向刻蝕工藝有關，由柵介電層304側向刻蝕的寬度決 定，在具體實施例中，刻蝕後剩餘的柵介電層304的寬度為200至1000埃，第一開口 308的 高度為50至1000埃，第一開口 308的深度為150至600埃。依據具體實施例的不同，形成所述第一開口 308的各向同性刻蝕工藝可以為溼法 腐蝕工藝或者各向同性幹法刻蝕工藝；在具體實施例中，所述溼法腐蝕採用氫氟酸溶液，柵 介電層為氧化矽條件下，所述氫氟酸溶液中氟化氫質量分數小於或等於2%，反應條件為 反應溫度為20至25攝氏度，腐蝕速率為20至60納米/分鐘，反應時間為30至200秒；柵 介電層為氮氧化矽條件下，所述氫氟酸溶液中氟化氫質量分數為3%至5%，反應條件為 反應溫度為20至25攝氏度，腐蝕速率為25至60納米/分鐘，反應時間為30至200秒。還可以採用幹法刻蝕形成第一開口 308，採用各向同性幹法刻蝕柵介電層304時， 所述各向同性幹法刻蝕的刻蝕氣體包括CF4、CHF3、CH2F2、CH3F、C4F8或C5F8的一種或多種的組 合，所述柵介電層為氧化矽條件下，所述幹法刻蝕的反應條件為反應氣壓為1至5毫託，氣 體流量為100至500標準狀態毫升/分，電源功率為200至1000瓦，偏置電壓0至100伏； 所述柵介電層為氮氧化矽條件下，所述幹法刻蝕的反應條件為反應氣壓1至5毫託，氣體 流量為100至600標準狀態毫升/分，電源功率為250至1000瓦，偏置電壓為0至100伏。與現有技術相比，第一開口 308的形成不依賴光刻工藝及後續各向異性幹法刻蝕 工藝形成，因此，所述第一開口 308的深度與剩餘柵介電層304的線寬可以小於光刻工藝的 最小線寬。如圖6所示，在柵電極層306及半導體襯底302表面形成隔離層，所述隔離層為介 電材料。在具體實施例中，所述柵電極層306為摻雜的多晶矽，因此，所述在柵電極層306 及半導體襯底302表面形成隔離層包括將半導體襯底302置於氧化性氣氛的反應腔體內， 在所述氧化性氣氛的反應腔體中，柵電極層306的表面氧化形成第一氧化層310，在具體實 施例中，由於柵電極層306為N型摻雜，所述第一氧化層310中也摻雜有N型離子，所述第一氧化層310的厚度為20至300埃；半導體襯底302的表面同時形成第二氧化層312，在具 體實施例中，由於半導體襯底302為P型摻雜，所述第二氧化層312中也摻雜有P型離子， 所述第二氧化層312的厚度為20至300埃。所述第一氧化層310與第二氧化層312構成 了隔離層，所述隔離層使得圖5中的第一開口 308的高度變小，在原第一開口 308位置形成 第二開口 314，在具體實施例中，所述第二開口 314的高度由柵介電層304、第一氧化層310 以及第二氧化層312的厚度決定，具體為30至600埃。如圖7所示，在半導體襯底302上形成電荷俘獲材料316，所述電荷俘獲材料316 具體為內嵌納米晶矽的氧化鉿，所述電荷俘獲材料316用於填充柵電極層306下方的第二 開口 314。本發明的所述電荷俘獲材料316採用內嵌納米晶矽的氧化鉿，主要納米晶矽與氧 化鉿相結合，可以更佳地保持電荷，防止隨著時間的推移，注入電荷從電荷俘獲材料中流 失，與介電層-矽界面的空穴發生複合，所述注入電荷的流失使得雙位快閃記憶體的閾值 電壓發生變化，從而影響雙位快閃記憶體的存儲效果。在具體實施例中，形成所述內嵌納米晶矽的氧化鉿的過程包括在隔離層表面形 成第一氧化鉿層，所述第一氧化鉿層沿柵介電層兩側的第二開口 314表面生長，所述第二 開口 314的口徑縮小；在第一氧化鉿層表面形成納米晶矽，所述納米晶矽填充在口徑縮小 後的第二開口 314內。依據具體實施例的不同，所述縮小後的第二開口 314的口徑與柵介電層兩側第二 開口 314的原始口徑的比值為1 2至1 10，其中，所述第二開口 314的口徑是指柵電極 層306下方隔離層表面至對應位置半導體襯底302上方隔離層表面的距離；所述縮小後第 二開口 314的口徑為15至100埃；相應的，所述納米晶矽的厚度為15至100埃。由於縮小後的第二開口 314的口徑相對較小，為實現整個第二開口 314內納米晶 矽的均勻填充，所述納米晶矽的形成方法必須有較好的臺階覆蓋能力。在具體實施例中， 納米晶矽採用低壓化學氣相澱積方式形成，所述低溫化學氣相澱積法形成納米晶矽的反應 條件為採用3讓2(12、3讓(13或SiCl4與稀釋性氣體為反應氣體，所述稀釋性氣體為惰性氣 體，3讓2(12、5讓(13或5比14與稀釋性氣體的體積比為1 20至1 200，稀釋性氣體的流 量為20至100標準狀態毫升/分，反應溫度為700至900攝氏度，反應壓力為50毫託至 500毫託。採用上述工藝，縮小後的開口內可以恰好填滿納米晶矽，但是由於具體工藝條件 難以精確控制，為了擴大工藝窗口，即使工藝條件易於實施，可以進一步地在形成納米晶矽 之後添加一步形成第二氧化鉿層的步驟，以防止納米晶矽沒有填滿口徑縮小後的開口。在具體實施例中，所述形成電荷俘獲材料316的過程還包括在納米晶矽上形成第 二氧化鉿層，所述第二氧化鉿層填滿柵介電層兩側的開口並覆蓋整個柵極結構。在後續的 電荷俘獲材料316的刻蝕過程中，所述第二氧化鉿層可以保護第二開口 314內納米晶矽不 被刻蝕，從而提高納米晶矽的質量。電荷俘獲材料316中的氧化鉿採用原子層沉積方式形成，反應條件為反應前驅 物為[(CH3) (C2H5)N]4Hf (四(乙基甲氨基)鉿)與O2，反應氣壓為20至40毫託，反應溫度 為200至290攝氏度，優選的，反應氣壓為25毫託，反應溫度為260攝氏度。在具體實施例 中，所述氧化鉿中鉿原子與氧原子的比例為1 1.5至1 2. 5，優選的，鉿原子與氧原子的比例為1:2。如圖8所示，刻蝕半導體襯底上的電荷俘獲材料，只保留位於圖7中第二開口 314 處的電荷俘獲材料，所述剩餘的電荷俘獲材料形成電荷俘獲層318，在所述電荷俘獲材料的 刻蝕過程中，柵電極層306作為電荷俘獲材料刻蝕的自對準掩膜。在具體實施例中，採用反 應離子刻蝕(RIE)工藝刻蝕電荷俘獲材料；同時，所述反應離子刻蝕電荷俘獲材料時，還會 側向刻蝕一定深度，在電荷俘獲層318側面形成第一缺口 320。電荷俘獲層318位於柵介電 層304的兩側，當雙位快閃記憶體實現寫入或擦除操作時，所述電荷俘獲層318捕獲電子， 而柵介電層304將兩側的兩個電荷俘獲層318隔離開以確保其分別進行電荷的存儲。如圖9所示，繼續在半導體襯底302上形成阻擋介電層322，所述阻擋介電層322 覆蓋在半導體襯底302表面及柵極結構的周圍，在具體實施例中，所述阻擋介電層322為氧 化矽或氧化矽/氮化矽/氧化矽的ONO堆疊結構。如圖10所示，幹法刻蝕圖9中的阻擋介電層322，在柵極結構的兩側形成側壁 324 ；之後，以側壁3M及柵電極層306為掩膜，對半導體襯底302進行離子注入，在所述半 導體襯底302中形成雙位快閃記憶體的源區3 與漏區328 ；在具體實施例中，所述半導體 襯底302中的源區326與漏區328為N型摻雜，摻雜離子為磷離子、砷離子或銻離子等。基於上述工藝實施，本發明的雙位快閃記憶體製作形成，所述雙位快閃記憶體包 括半導體襯底，半導體襯底中的源區與漏區，半導體襯底上的柵極結構以及柵極結構兩側 的側壁，所述柵極結構包含有柵電極層，所述柵電極層下方的柵介電層與電荷俘獲層，其 中，所述電荷俘獲層的材料為內嵌納米晶矽的氧化鉿；所述電荷俘獲層對稱分布於柵介電 層兩側，柵電極層及半導體襯底表面形成有隔離層，所述隔離層將電荷俘獲層與半導體襯 底以及柵電極層隔離。衡量快閃記憶體性能優劣的一個重要指標是電荷俘獲層上注入電荷的保持能力， 而電荷俘獲層上注入電荷值與雙位快閃記憶體的閾值電壓直接相關，因此，通過觀測雙位 快閃記憶體閾值電壓的變化，即可獲得電荷俘獲層中注入電荷的變化信息。圖11是本發明一個實施例雙位快閃記憶體的閾值電壓變化曲線的示意圖。在具 體實施例中，在測試所述閾值電壓時，雙位快閃記憶體的控制柵極、源區、漏區及體區均接 地，所述雙位快閃記憶體的兩個存儲位獨立工作，一個存儲位的工作狀態是存儲電荷，另一 個存儲位的工作狀態是擦除電荷。如圖11所示，曲線1102是存儲電荷位的閾值電壓隨時 間的變化曲線，在10E8秒的時間內，所述存儲電荷位的閾值電壓基本沒有變化，一直保持 在3. 9V的電位上，所述曲線1102說明存儲電荷位的電荷俘獲層上保持的注入電荷沒有損 失；曲線1104是擦除電荷位的閾值電壓隨時間的變化曲線，在10E8秒的時間內，所述閾值 電壓同樣也沒有變化，一直保持在2. 6V的電位上，曲線1104說明擦除電荷位的電荷俘獲層 中沒有電荷注入。應該理解，此處的例子和實施例僅是示例性的，本領域技術人員可以在不背離本 申請和所附權利要求所限定的本發明的精神和範圍的情況下，做出各種修改和更正。
權利要求
1.一種雙位快閃記憶體的製作方法，包括提供半導體襯底，在所述半導體襯底上依 次形成柵介電層與柵電極層，刻蝕所述柵電極層及柵介電層，形成柵極結構；側向刻蝕柵介 電層的部分區域，在柵介電層兩側形成開口 ；在柵電極層與半導體襯底表面形成隔離層； 在半導體襯底及柵極結構上形成電荷俘獲材料，所述電荷俘獲材料為內嵌納米晶矽的氧化 鉿，所述電荷俘獲材料填充到柵介電層兩側的開口內，柵電極層與半導體襯底表面的隔離 層將所述電荷俘獲材料與柵電極層及半導體襯底隔離；刻蝕電荷俘獲材料，保留位於柵介 電層兩側開口內的電荷俘獲材料，所述開口內的電荷俘獲材料形成電荷俘獲層。
2.如權利要求1所述的雙位快閃記憶體製作方法，其特徵在於，所述柵電極層為多晶 矽，所述在柵電極層與半導體襯底表面形成隔離層具體包括將所述半導體襯底置於氧化性氣氛中並進行氧化，形成隔離層，所述隔離層為氧化矽。
3.如權利要求1所述的雙位快閃記憶體製作方法，其特徵在於，所述柵介電層為氧化 矽或氮氧化矽。
4.如權利要求3所述的雙位快閃記憶體製作方法，其特徵在於，所述柵介電層的側向 刻蝕為各向同性刻蝕。
5.如權利要求4所述的雙位快閃記憶體製作方法，其特徵在於，所述柵介電層的各向 同性刻蝕為溼法腐蝕。
6.如權利要求5所述的雙位快閃記憶體製作方法，其特徵在於，所述溼法腐蝕採用氫 氟酸溶液，柵介電層為氧化矽條件下，所述氫氟酸溶液中氟化氫質量分數小於或等於2%， 反應條件為反應溫度為20至25攝氏度，腐蝕速率為20至60納米/分鐘，反應時間為30 至200秒；柵介電層為氮氧化矽條件下，所述氫氟酸溶液中氟化氫質量分數為3%至5%，反 應條件為反應溫度為20至25攝氏度，腐蝕速率為25至60納米/分鐘，反應時間為30至 200 秒。
7.如權利要求4所述的雙位快閃記憶體製作方法，其特徵在於，所述柵介電層的各向 同性刻蝕為各向同性幹法刻蝕。
8.如權利要求7所述的雙位快閃記憶體製作方法，其特徵在於，所述各向同性幹法刻 蝕的刻蝕氣體包括CF4、CHF3、CH2F2、CH3F、C4F8或C5F8的一種或多種的組合，所述柵介電層為 氧化矽條件下，所述幹法刻蝕的反應條件為反應氣壓為1至5毫託，氣體流量為100至500 標準狀態毫升/分，電源功率為200至1000瓦，偏置電壓0至100伏；所述柵介電層為氮氧 化矽條件下，所述幹法刻蝕的反應條件為反應氣壓1至5毫託，氣體流量為100至600標 準狀態毫升/分，電源功率為250至1000瓦，偏置電壓為0至100伏。
9.如權利要求1所述的雙位快閃記憶體製作方法，其特徵在於，形成所述內嵌納米晶 矽的氧化鉿的過程包括在隔離層表面形成第一氧化鉿層，所述第一氧化鉿層沿柵介電層 兩側的開口表面生長，所述開口的口徑縮小；在第一氧化鉿層表面形成納米晶矽，所述納米 晶矽填充在口徑縮小後的開口內。
10.如權利要求9所述的雙位快閃記憶體製作方法，其特徵在於，所述縮小後開口的口 徑與柵介電層兩側開口原始口徑的比值為1 2至1 10。
11.如權利要求10所述的雙位快閃記憶體製作方法，其特徵在於，所述縮小後開口的 口徑為15至100埃。
12.如權利要求10所述的雙位快閃記憶體製作方法，其特徵在於，所述納米晶矽的厚度為15至100埃。
13.如權利要求9所述的雙位快閃記憶體製作方法，其特徵在於，還包括在納米晶矽上 形成第二氧化鉿層，所述第二氧化鉿層填滿柵介電層兩側的開口。
14.如前述任一項權利要求所述的雙位快閃記憶體製作方法，其特徵在於，所述氧化鉿 採用原子層沉積方式形成。
15.如權利要求14所述的雙位快閃記憶體製作方法，其特徵在於，所述原子層沉積的 反應條件為反應前驅物為[(CH3) (C2H5)N]4Hf與O2，反應氣壓為20至40毫託，反應溫度為 200至290攝氏度。
16.如權利要求15所述的雙位快閃記憶體製作方法，其特徵在於，所述氧化鉿中鉿原 子與氧原子的比例為1 1.5至1 2.5。
17.如權利要求1 13中任一項要求所述的雙位快閃記憶體製作方法，其特徵在於，所 述納米晶矽採用低溫化學氣相澱積形成。
18.如權利要求17所述的雙位快閃記憶體製作方法，其特徵在於，所述低溫化學氣相 澱積法形成納米晶矽的反應條件為採用SiH2Cl2、SiHCl3或SiCl4與稀釋性氣體為反應氣 體，所述稀釋性氣體為惰性氣體，3讓2(12、5讓(13或SiCl4與稀釋性氣體的體積比為1 20 至1 200，稀釋性氣體的流量為20至100標準狀態毫升/分，反應溫度為700至900攝氏 度，反應壓力為50毫託至500毫託。
全文摘要
一種雙位快閃記憶體的製作方法，包括提供半導體襯底，在所述半導體襯底上依次形成柵介電層與柵電極層，刻蝕所述柵電極層及柵介電層，形成柵極結構；側向刻蝕柵介電層的部分區域，在柵介電層兩側形成開口；在柵電極層與半導體襯底表面形成隔離層；在半導體襯底及柵極結構上形成電荷俘獲材料，所述電荷俘獲材料為內嵌納米晶矽的氧化鉿，所述電荷俘獲材料填充到柵介電層兩側的開口內，柵電極層與半導體襯底表面的隔離層將所述電荷俘獲材料與柵電極層及半導體襯底隔離；刻蝕電荷俘獲材料，保留位於柵介電層兩側開口內的電荷俘獲材料，所述開口內的電荷俘獲材料形成電荷俘獲層。
文檔編號H01L21/8247GK102110658SQ20091024749
公開日2011年6月29日 申請日期2009年12月29日 優先權日2009年12月29日
發明者三重野文健 申請人:中芯國際集成電路製造(上海)有限公司