數模混合鎖相環的製作方法

2023-05-08 08:26:56

專利名稱：數模混合鎖相環的製作方法
技術領域：
示範性實施例總體上涉及鎖相環。
背景技術：
鎖相環(PLL)是ー種已經用於產生具有與基準輸入信號的相位相關的相位的輸出信號的電子電路。PLL通常包括鑑相器、低通濾波器、可變頻率振蕩器和反饋路徑。在傳統的模擬PLL中，鑑相器是模擬乘法器，振蕩器是壓控振蕩器。傳統模擬PLL的局限之ー是輸入頻率通常必須至少高於PLL的帶寬。通常，輸入頻率必須是PLL的帶寬的至少五倍高以維持輸出信號穩定性。隨著基準頻率變小，PLL帶 寬收窄以滿足穩定性標準。低通濾波器的電阻器和電容器值於是増大以順應更窄的PLL帶寬。更小的基準頻率因此需要更大的電阻器和電容器，它們可能對集成來說不實用。這些局限限制了模擬PLL在具有慢輸入基準時鐘頻率和缺乏用於更大的外部電阻器或電容器的空間的應用中的使用。這些應用可包括低功率可攜式設備，諸如電池操作的移動計算設備、智慧型電話和電子設備。一般來說，當歸ー化環路增益(K)乘以環路濾波器零點的時間常數小於下面的角頻率的函數f( in)時，模擬PLL是穩定的。

權利要求
1.一種集成電路，包括 數字鎖相環，具有與該集成電路的引腳耦接的輸入；以及 模擬鎖相環，具有與該數字鎖相環的輸出稱接的輸入， 其中，該引腳耦接到時鐘源而沒有使用直接耦接到該引腳的無源信號調節元件。
2.如權利要求I所述的集成電路，其中所述數字鎖相環具有窄帶寬，該窄帶寬選擇為從較低頻率輸入信號生成具有高通抖動的較高頻率輸出信號，而拒絕低頻抖動。
3.如權利要求2所述的集成電路，其中所述模擬鎖相環包括濾波器以對所述較高頻率輸出信號中的高通抖動進行濾波。
4.如權利要求I所述的集成電路，其中所述數字鎖相環的環路帶寬配置成鎖定到小於48kHz的基準輸入頻率，且所述數字鎖相環配置成生成較高頻率數字鎖相環輸出信號。
5.如權利要求4所述的集成電路，其中比所述數字鎖相環的環路帶寬更高的所述模擬鎖相環的環路帶寬被選擇以對與所述較高頻率數字鎖相環輸出信號相關聯的抖動進行濾波，且所述模擬鎖相環配置成生成具有比所述數字鎖相環的頻率更高的頻率的輸出信號而沒有使用無源信號調節元件。
6.如權利要求I所述的集成電路，其中所述數字鎖相環包括數字鑑相器以檢測所述基準信號與所述數字鎖相環的縮放輸出信號之間的相位差。
7.如權利要求6所述的集成電路，其中所述數字鎖相環包括耦接到所述數字鑑相器的輸出以生成所述模擬鎖相環的輸入信號的數控振蕩器，所述數控振蕩器由自由振蕩式晶片上環形振蕩器鍾控。
8.如權利要求6所述的集成電路，其中所述數字鎖相環包括耦接在所述數字鑑相器和所述數控振蕩器之間的計數器和低通濾波器。
9.如權利要求6所述的集成電路，其中所述自由振蕩式環形振蕩器包括鏈式耦接在一起的奇數個倒相器。
10.如權利要求6所述的集成電路，其中所述數字鎖相環包括縮放器以將所述數控振蕩器的輸出縮放到高到足以維持模擬鎖相環穩定性的頻率。
11.如權利要求6所述的集成電路，其中所述基準信號在32kHz和49kHz之間或附近，所述數控振蕩器在25MHz和60MHz之間或附近振蕩，所生成的模擬鎖相環輸入信號在IlMHz和12MHz之間或附近。
12.如權利要求11所述的集成電路，其中所述數控振蕩器以37.5MHz的標稱頻率振蕩。
13.如權利要求11所述的集成電路，其中所述模擬鎖相環的輸出在45MHz和49MHz之間或附近。
14.如權利要求6所述的集成電路，其中所述模擬鎖相環包括模擬鑑相器、電荷泵、低通濾波器、壓控振蕩器和縮放器。
15.如權利要求I所述的集成電路，其中所述集成電路嵌入在低功率設備中。
16.如權利要求15所述的集成電路，其中所述低功率設備是可攜式計算設備、電話設備和媒體播放設備中的至少一種。
17.—種生成模擬鎖相環輸入信號的方法,包括 在數字鑑相器處識別基準信號和該基準信號的縮放變體之間的相位差，所述基準信號的頻率沒有高到足以維持模擬鎖相環的穩定性；基於所識別的相位差在數控振蕩器處生成模擬鎖相環輸入信號，該模擬鎖相環輸入信號的頻率高到足以維持模擬鎖相環的穩定性；以及 縮放所生成的模擬鎖相環輸入信號以生成所述基準信號的縮放變體。
18.如權利要求17所述的方法，其中所述數控振蕩器由自由振蕩式環形振蕩器鍾控。
19.如權利要求18所述的方法，其中所述自由振蕩式環形振蕩器包括鏈式耦接在一起的奇數個倒相器。
20.如權利要求17所述的方法，其中該方法在耦接到模擬鎖相環的數字鎖相環中執行，所生成的模擬鎖相環輸入信號通過所述耦接被供給到所述模擬鎖相環。
21.如權利要求20所述的方法，其中所述相位差通過所述數字鎖相環中的數字鑑相器來識別。
22.—種生成模擬鎖相環輸入信號的方法,包括 在印刷電路板上的跡線與連接到該印刷電路板的數字鑑相器之間傳輸時鐘信號，而沒有通過無源信號調節元件來調節該時鐘信號； 在數字鑑相器處識別時鐘信號與該時鐘信號的縮放變體之間的相位差； 基於所識別的相位差在數控振蕩器處生成模擬鎖相環輸入信號；以及 縮放所生成的模擬鎖相環輸入信號以生成所述基準信號的縮放變體。
23.—種系統,包括 印刷電路板，具有用於時鐘信號的跡線，以及 集成電路，安裝在該印刷電路板上且具有連接到該跡線的輸入引腳，沒有無源信號調節元件耦接到該引腳，該集成電路包括 數字鎖相環，具有與該引腳耦接的輸入；以及 模擬鎖相環，具有與該數字鎖相環的輸出稱接的輸入。
24.一種數模混合鎖相環，包括 數字鎖相環；以及 模擬鎖相環，其中 來自振蕩器的沒有通過振蕩器外部的無源信號調節元件縮放的基準信號被耦接到所述數字鎖相環的輸入，且所述數字鎖相環的輸出被耦接到所述模擬鎖相環的輸入。
25.一種數模混合鎖相環，包括 耦接到基準信號的數字鎖相環；以及 耦接到該數字鎖相環的模擬鎖相環，其中 該數字鎖相環從該基準信號生成模擬鎖相環輸入信號，該基準信號具有沒有高到足以維持模擬鎖相環的穩定性的較低頻率，該模擬鎖相環輸入信號具有高到足以維持模擬鎖相環的穩定性的頻率。
26.如權利要求23所述的系統，其中所述集成電路用於向音頻處理器提供放大的時鐘信號。
27.如權利要求26所述的系統，其中所述音頻處理器連接到該印刷電路板。
28.一種集成電路，包括 數字鎖相環，具有與具有頻率的基準輸入信號ω in耦接的輸入且具有選擇來生成較高頻率輸出信號Oout的環路帶寬；以及模擬鎖相環，具有與該數字鎖相環的較高頻率輸出信號ω out耦接的輸入，該模擬鎖相環具有電阻Rz、電容C。、歸一化環路增益K以及環路濾波器零點時間常數τ ζ，其中
全文摘要
本發明的示範性實施例提供一種數模混合鎖相環。數字PLL可以與模擬PLL組合從而當初始基準時鐘信號太低而不能維持模擬PLL中的穩定性時數字PLL的輸出在高到足以維持模擬PLL中的穩定性的頻率。數字PLL可以包括縮放電路，諸如在PLL的反饋路徑中的分頻器，以從較低頻率的基準輸入信號生成較高頻率的輸出信號。數字PLL還可以使用晶片上自由振蕩式環形振蕩器作為用於數字PLL引擎的時鐘。
文檔編號H03L7/091GK102820887SQ201210188718
公開日2012年12月12日 申請日期2012年6月8日 優先權日2011年6月8日
發明者K·Q·恩古因, 付潔, 朱瀟挺 申請人:美國亞德諾半導體公司