在具有lc振蕩器的pll中粗調諧時間的改進的製作方法
2023-05-07 05:19:11 1
專利名稱：在具有lc振蕩器的pll中粗調諧時間的改進的製作方法
技術領域：
本發明的實施例涉及電路設計。具體地，本發明的實施例涉及鎖相環(PLL)電路的改進。
背景技術：
鎖相環(PLL)由於其對數字時鐘同步、頻率合成等的用途而在各種無線電系統中有廣泛的使用。圖1示出了根據相關技術的PLL的一般示意圖。該PLL包括一個相位頻率檢測器102(PFD)、電荷泵(CP)與環路濾波器(LF)104、壓控振蕩器106(VCO)、和分頻器。PFD 102比較輸入和輸出信號的相位/頻率，並將結果發送到CPLF 104。CPLF 104將PFD 102中的比較結果轉變成DC電壓。PFD 102根據輸入信號是超前還是滯後於輸出信號，產生「上行」或「下行」信號。VCO 106產生作為從CPLF 104施加的DC電壓(V控制)的函數的脈衝頻率。
在PLL應用中，電感器-電容器VCO(LC-VCO)被廣泛使用，這是由於它們通常優於例如環形振蕩器的抖動/相位噪聲性能。因為工藝偏差產生各個電感器和電容器部件的公差/偏差，並且為了覆蓋所需的頻率和範圍，要對LC-VCO進行調諧。
圖2顯示了相關技術LC-VCO的一個簡化示意圖。通過將第一倒相器202的公共漏極與第二倒相器204的公共柵極相連，而將兩個CMOS倒相器202和204交叉耦連，或者反之亦然。交叉耦連的倒相器202和204構成多頻振蕩器。電感器206(L)與電容器電路210並聯，從而形成一個儲能電路。電容器電路210被再分成模擬變容二極體212(CV)和分立電容器陣列214(CD)。分立電容器陣列214用於對頻率進行粗調諧，變容二極體用於細調諧。為了簡化，圖中省略了用於控制分立電容器陣列214的開關的電壓節點。這種類型的VCO最近已經用於無線電裝置，因為它提供的相位噪聲性能優於通常的僅由變容二極體控制的LC振蕩器。
圖3示出了相關技術PLL的框圖，該PLL結合了在鎖相工作中具有作為儲能電路的一部分的分立電容器的LC-VCO。在正常的工作模式下，PFD和電荷泵302經由低通濾波器304控制模擬變容二極體306，以便具有精確的頻率和相位鎖定。然而，當PLL被激活或者力圖改變期望的頻率時，PLL進入粗調諧期，而獲得粗頻率鎖定。這一粗頻率獲取過程是利用粗調諧控制器310執行的，其導通和截止合適的電容器312，使VCO 308的輸出頻率儘可能地接近期望頻率。
圖4顯示了在根據相關技術的粗調諧處理期間PLL的框圖。在粗調諧處理中，偏壓發生器為VCO的變容二極體產生固定的控制電壓。因此，變容二極體的電容(例如圖2中的Cv)在粗調諧期間被固定。代替控制變容二極體的電容，VCO的頻率是由分立的粗調諧電容器確定的。晶體振蕩器為粗調諧提供基準。在針對期望的鎖定頻率的預定持續時間內，預定標器計數器(Prescaler Counter)對VCO時鐘的數目進行計數。這裡，預定持續時間是EN COUNTER的高電平持續時間。在每個粗調諧級，數字比較器將基準數與來自預定標器計數器的計數值進行比較，並產生上行/下行信號，以確定VCO頻率是高於還是低於期望頻率。利用上行/下行信號，每一級的電容器被設定成導通或截止。復位發生器計數器控制器為每一粗調諧級復位預定標器計數器的計數值。
在對VCO進行粗調諧和細調諧控制的相關技術中公開了多種方法(見例如，美國專利No.6,137,372和「CMOS自校準頻率合成器」(ACMOS Self-Calibrating Frequency Synthesizer)，IEEE Journal ofsolid-state circuits，Vol.35，No.10，2000。本文引用上面每篇參考文獻的全文作為參考)。粗調諧處理的精度與變容二極體尺寸的減小有關。因為變容二極體的尺寸與相位噪聲成反比，因此降低變容二極體的尺寸從而提高相位噪聲性能是有利的。由於粗調諧處理執行得更加精確，所以應當設計最小的電容器，以便在粗調諧期間提供精細的頻率步長。為了精確地執行粗調諧，最小電容器的頻率誤差檢測和步長都應當精確地確定。儘管現代處理技術在電容方面提供了良好匹配的電容器，但是在針對更加精確的粗調諧的粗調諧期間，這一誤差能夠被最小化或者被補償。粗調諧期間頻率誤差檢測器的設計與粗調諧時間有關，這將在下文中加以討論。
圖5和6分別示出了根據相關技術的具有關鍵定時參數的粗調諧處理的一個實例，以及粗調諧控制器中檢測邏輯電路的框圖。粗調諧處理開始於每次期望頻率被改變或者在通電之後。因為粗調諧處理是一種頻率跟蹤，所以使用數字累加器630估計VCO 610的周期。該結果與來自外部晶體時鐘的基準定時信號進行比較。在圖6所示粗調諧的具體實現中，數字累加器630(或計數器)被由粗調諧控制器產生的RST_COUNTER信號周期性地復位。該計數操作由EN_COUNTER信號屏蔽。如圖6所示，只有當EN_COUNTER為高時，計數器的工作才被允許(例如使用AND柵620)。當累加器/計數器630的輸出超過由數字比較器650確定的基準數(例如，圖6中的」M」)時，OUT_COUNTER信號變為高。該OUT_COUNTER信號和來自粗調諧控制器的COMP_CLK信號用於通過觸發器660確定頻率的超前和滯後檢測。
如圖5所示，在COMP_CLK信號從低向高轉變之前，OUT_COUNTER信號在510變高。根據頻率誤差，鎖存值在520處將從1變為0。在圖5所示中，VCO頻率被確定為比期望的大。這一在鎖存輸出(例如觸發器660)的極性能夠被用於確定與VCO中(第i個)電容器相連的開關的極性。
當PLL接收到頻道信息(channel information)時，粗調諧控制器為粗調諧將頻道信息轉變成合適的定時參數。例如，當期望的目標頻率為1GHz且外部基準時鐘頻率為20MHz時，粗調諧控制器以該20MHz外部時鐘信號工作而產生RST_COUNTER、EN_COUNTER、基準數和COMP_CLK信號。
例如，假定EN_COUNTER的高電平持續時間被設定為1μs，且目標VCO頻率為1GHz。這裡，「1μs」的EN_COUNTER持續時間是設計值，並且可以根據粗調諧處理的精度改變為其它的數值。在本實例中，外部時鐘除以20(20/20MHz＝1μs)而產生EN_COUNTER信號的高電平持續時間。通過用EN_COUNTER除以目標VCO頻率的持續時間確定基準數。由此，在本實例中，基準數是1000(＝1μs/(1/1GHz))。在數字比較器，該基準數與預定標器計數器的計數值進行比較。COMP_CLK與EN_COUNTER的下降沿同步，並用作數字比較器內的定時時鐘。RST_COUNTER是用於每個粗調諧級的復位信號，並且在EN_COUNTER從高變低之後的1個外部時鐘內其為高。
粗調諧處理的精度是一個待確定的設計參數，並且主要由EN_COUNTER信號確定。在圖5中，Tc，1bit表示在粗調諧中對1位(1bit)的開關導通和截止的總循環時間，它主要由計數器的工作時間Tc，counter確定。
精確粗調諧的一個限制因素是圖6中超前-滯後檢測邏輯電路的不確定性。假定粗調諧的目標是區分1MHz的頻率差異，那麼應當檢測例如0.9995GHz和1.0005GHz的兩個VCO頻率。當EN_COUNTER的持續時間設定為1μs時，那麼基準數(圖6中的「M」)應當設定為1000(＝1μs/1ns)。EN_COUNTER的上升沿和OUT_COUNTER的上升沿之間的時間差對於0.9995GHz的VCO頻率為1.0005μs，對於1.001GHz的VCO頻率為0.9995μs。當沒有定時不確定性時，將由超前-滯後檢測邏輯電路在前一種情況下產生頻率「下行」信號，在後一種情況下產生頻率「上行」信號。然而，如果超前-滯後檢測邏輯電路的定時不確定性為1ns，那麼兩個結果可以相同。因此，兩個VCO頻率是否能夠通過超前-滯後檢測邏輯電路加以區分尚不確定。
當定時不確定度固定時，通過提高基準數或EN_COUNTER的持續時間可以提高精度。假定基準數提高10倍，那麼對這兩種情況時間差將為10.005μs和9.995μs。因為5ns的定時邊際大於1ns的定時不確定度，所以確定結果將是正確的。換言之，VCO的0.1％的初始頻率差導致10ns的時間差，而不是前一種情況的1ns。因為這個數值大到足夠補償超前-滯後檢測邏輯電路的不確定性，所以能夠獲得期望的精度。
然而，粗調諧改進的負面結果是，比較時間或粗調諧所需的時間增加。如果待確定的位數為10bit，那麼完成粗調諧所需的時間將是針對1bit確定情況的10倍。總之，隨著位數或粗調諧精度的增加，粗調諧時間也增加。
在完成粗調諧之後，PLL進入鎖相操作(例如，如圖3所示)。因為PLL的總鎖定時間包括粗調諧所需的時間，所以精確粗調諧趨向於增加總鎖定時間。而且，如前所述，模擬變容二極體尺寸的減小能夠提高相位噪聲性能，因為與用於粗調諧的分立電容器陣列相比，模擬變容二極體典型地具有較差的品質因數。此外，模擬變容二極體的尺寸只有在精確粗調諧有保障的情況下才能減小。如果粗調諧不精確，那麼模擬變容二極體的工作範圍會擴展超出期望的頻率，從而不能獲得相位和頻率鎖定。因此，為了獲得良好的相位噪聲性能和小的鎖定時間，粗調諧應當快速地執行。
本文引用上述參考文獻，用於適當地教導附加的或可替換的細節、特徵和/或技術背景。
發明內容
本發明的一個目的是至少解決上述問題和/或缺點，並提供至少如下文所述的優點。
因此，本發明的實施例包括用於LC振蕩器的調諧方法和裝置。本發明的實施例包括適應地控制位比較時間從而提供最小的粗調諧時間。位比較時間與LC振蕩器的電容器陣列中相應加權電容器的冗餘量成反比。
下文的說明書中將部分地提出本發明的附加優點、目的和特徵，並且對於本領域的普通技術人員，通過閱讀下文或者通過在本發明的實踐中進行學習，將能夠部分地變得顯而易見。根據附加權利要求所特別指出的內容，將能夠實現和獲得本發明的目的和優點。
下面將參考附圖對本發明進行詳細說明，其中相似的附圖標記表示相似的元件，其中圖1示出了根據相關技術的PLL的一般示意圖；圖2示出了相關技術LC-VCO的簡單示意圖；圖3示出了在鎖相操作中相關技術PLL的框圖，其具有的LC-VCO具有一個分立電容器作為儲能電路的一部分；圖4示出了在根據相關技術的粗調諧處理期間PLL的框圖；圖5示出了根據相關技術的具有關鍵定時參數的粗調諧處理的一個實例；圖6示出了粗調諧控制器中檢測邏輯電路的框圖；圖7示出了粗調諧處理的一個簡化定時圖的布局；和圖8示出了根據本發明一個實施例的粗調諧處理的簡化定時圖。
具體實施例方式
在下文的優選實施例詳細說明中，參考附圖，其顯示了作為實例的可以實現本發明的具體實施例。在所有這些附圖中，相似附圖標記表示基本上相似的部件。下面將足夠詳細地對這些實施例進行說明，以便使本領域的技術人員能夠實踐本發明。也可以使用其它的實施例，並且在不背離本發明範圍的前提下可以進行結構、邏輯和知識上的改變。而且，應當理解，本發明的各種實施例雖然不同，但不必相互排斥。例如，在一個實施例中描述的具體特徵、結構或特性可以包含在其它的實施例內。下面的詳細說明沒有限制意義，並且本發明的範圍只由附加權利要求書以及由權利要求賦予的等同物的全部範圍加以限定。
本發明的實施例公開了減小粗調諧期間總的位比較時間的方法。例如，通過為每個位判斷的粗調諧採用加權比較時間，能夠解決粗調諧時間與粗調諧精度之間的平衡。這樣，能夠根據其比較解析度為每個粗調諧位設定不同的位比較時間。
圖7示出了相關技術中出於比較目的的粗調諧處理的簡化定時圖。如上所述，粗調諧的最終解析度能夠設定得足夠小，以便使變容二極體減小。然而，每一位的粗調諧時間還要設定得足夠大，以便覆蓋判斷處理中的全部偏差。這些偏差可能來自超前-滯後檢測邏輯電路的不確定性、其它的邏輯延遲、噪音(例如，電源噪音)、每個部件的啟動時間等。因此，當粗調諧位的數目增加時，粗調諧所需的總時間線性增加，如圖7所示。
對比地，圖8示出了根據本發明實施例的粗調諧處理的簡化定時圖。與圖7的實例不同，對每一位的判斷時間可不同地設定。最後一位(例如LSB)具有較長的判斷時間，第一位(例如MSB)具有較短的判斷時間。然而，每一位的持續時間能夠根據粗調諧算法的具體實現加以優化。因此，給判斷時間加權能夠提供精確的粗調諧結果，同時還減小粗調諧時間。
根據本發明實施例的對粗調諧的適應時間調節是通過在用於粗調諧的分立電容器陣列中引入冗餘加權而實現的。表1顯示了用於實現粗調諧電容器陣列的一個實例。然而，本領域的技術人員能夠意識到，也可以使用其它的加權方案。表1中，Caps(n)相應於用於調諧VCO的頻率的第n個電容器。例如，Caps(1)是將通過粗調諧處理選擇的最後一個電容器。參考表1，只顯示了對電容值的相關加權因子。Caps(10)-Caps(7)的加權因子是通過對寬VCO範圍進行二進位加權選擇的。進一步，Caps(6)-Caps(1)的加權因子可以通過在粗調諧時間與冗餘邊際之間的平衡實驗地加以選擇。例如，Caps(6)的加權是10，Caps(5)-Caps(1)的加權總和是16。因此在Caps(6)水平上，冗餘量為6。
因為，LC-VCO的頻率是通過公式 確定的，所以電容的相關加權足以指示頻率的偏差。表1中的冗餘R(i)能夠用加權W(i)通過下面的等式(1)獲得。
R(i)=max{[i=1i-1W(i)-W(i)],0},]]>其中i≥2R(1)＝0(1)因為電容值相應於頻率，所以上述等式表明，冗餘能夠用於補償判斷處理中的誤差。例如，R(10)為10，因此如果Cap(10)的開關被以錯誤的方式選擇，則該誤差能夠在隨後的判斷處理中被修正。然而，當與表1不同，Cap(10)的開關的極性被判斷邏輯電路中的意外誤差設定為0，並且冗餘量為負時，粗調諧處理不能解決由該負冗餘造成的頻率誤差。在理想的情況下，如果判斷處理是完美的，並且冗餘能夠都被設定為0，那麼粗調諧的結果也將是理想的，並且最終的精度將由最小加權因子決定。然而，在電容器陣列的實際實現中，兩個二進位加權的電容器之間有一些失配。如果對於較低的位沒有冗餘，則在某一級上的這一失配不能被解決。因為失配量與加權因子成比例，所以由失配導致的頻率誤差對於具有較小加權因子的電容器陣列將較不嚴重。例如，對於兩個二進位加權電容器，64和1，10％的的誤差將分別導致電容誤差，6.4和0.1。如果調諧電容器的最終解析度假定為1，那麼最顯著位中10％的誤差將給頻率計算造成過大的誤差。因此，冗餘通常只授給高指數(例如MSB)值，而不授給低指數，如表1所示。
表1
儘管電容器陣列中的冗餘能夠特意地用來補償電容器陣列的製造失配，但是這一特性還能夠用於有效地減小粗調諧時間。即使在粗調諧判斷處理中恰巧存在一些不確定性或誤差，如果誤差量小於該特定指數下的冗餘量，則這些誤差或不確定性能夠被修正。
例如，假定期望目標頻率對應於「130」，作為加權電容的總和，Cap(10)和Cap(2)的粗調諧值在理想的情況下應當設定為1(例如開關導通)。例如，參考圖6，即使Cap(10)被設定為1，超前-滯後檢測邏輯電路也會產生「上行」的比較結果。因此，VCO的頻率應當增加。在這種情況下，假定頻率隨著加權電容器數目的增加而增加。因此，Cap(10)為1的VCO的有效頻率比有效加權值為「130」的目標頻率慢。如果判斷邏輯電路有一些偏移，例如，數值為「3」，那麼Cap(10)的粗調諧值將為1，而不是0。因為給予電容器的加權因子是一個確定VCO工作頻率的因子，所以當從頻域轉換成時域時，偏移值直接表達為定時誤差。
例如，如果單位值「1」相應於3ns的周期誤差，那麼偏移值「3」表明粗調諧處理在其判斷中具有9ns偏移。該定時誤差能夠通過對每一位增加比較時間加以修正。假定，簡單起見，只有第一判斷處理具有判斷誤差，那麼其餘的粗調諧判斷將是正確的。這樣，來自粗調諧的Cap(10-1)將是
，從而得到130的總加權值。即使上述的實例針對判斷誤差被簡化，但是也很明顯，冗餘有利於補償在某一級的判斷誤差。Caps(N)水平(level)內的冗餘(其中N≥2)是從N-1到1的Caps總和與Caps(N)之差。例如，目標VCO頻率為「13」。假定Caps(6)水平內存在判斷誤差，因此Caps(6)被錯誤地選擇為「0」，而不是「1」。因為Caps(6)的加權是「10」，並且被選擇為「0」，所以其餘的Caps(也就是Caps(5-1))應當被選擇為覆蓋目標VCO頻率。結果，Caps被選擇為
，而不是
。於是，在存在判斷誤差的情況下，其餘的級在冗餘的幫助下能夠覆蓋誤差。
兩個二進位加權電容器陣列中的失配量典型地大於來自判斷邏輯電路的誤差源。因此，冗餘值被設計為能夠補償失配，而不是粗調諧的判斷處理中的誤差。因此，判斷處理期間的定時誤差對粗調諧精度的影響較弱。因此，如果具有大的冗餘，則能夠減小粗調諧的持續時間。因為比較時間的持續範圍(例如如圖5所示)能夠降低判斷處理的影響，所以當冗餘為0時，能夠獲得最精確的判斷或最長的比較時間。在表1的具體實例中，當粗調諧控制器對冗餘為0的Caps(3-1)的開關極性進行判斷時，它應當具有最精確的判斷。對其它位的比較精度可以放鬆，從而允許較短的比較時間。
如前所述，當比較時間加倍時，粗調諧處理的精度通常加倍。假定Tmin是Caps(1-3)所需的最小1bit比較時間的，則對Caps(4)的比較時間可以具有Tmin/2的值，從而給出精確的粗調諧結果。相似地，Tmin/10的比較時間可以用於Caps(10)，這將與用於Caps(1-3)的Tmin具有相同的誤差概率。下面的表示出了根據本發明實施例的用於定時的一個實例程序。
程序 操作Cycle12 設置Cas[10:1]＝「01111111111」如果VCO太慢，則設置Caps[10]為」1」，並Cycle11 設置Caps[9]為」0」如果VCO太快，則設置Caps[9]為」0」如果VCO太慢，則設置Caps[9]為」1」，並Cycle10 設置Caps[8]為」0」如果VCO太快，則設置Caps[8]為」0」如果VCO太慢，則設置Caps[8]為」1」，並Cycle9 設置Caps[7]為」0」如果VCO太快，則設置Caps[7]為」0」如果VCO太慢，則設置Caps[7]為」1」，並Cycle8 設置Caps[6]為」0」如果VCO太快，則設置Caps[6]為」0」如果VCO太慢，則設置Caps[6]為」1」，並Cycle7 設置Caps[5]為」0」如果VCO太快，則設置Caps[5]為」0」如果VCO太慢，則設置Caps[5]為」1」，並Cycle6 設置Caps[4]為」0」如果VCO太快，則設置Caps[4]為」0」如果VCO太慢，則設置Caps[4]為」1」，並Cycle5 設置Caps[3]為」0」如果VCO太快，則設置Caps[3]為」0」如果VCO太慢，則設置Caps[3]為」1」，並Cycle4 設置Caps[2]為」0」如果VCO太快，則設置Caps[2]為」0」如果VCO太慢，則設置Caps[2]為」1」，並Cycle3 設置Caps[1]為」0」如果VCO太快，則設置Caps[1]為」0」如果VCO太慢，則設置Caps[1]為」1」，並Cycle2 設置Caps
為」0」如果VCO太快，則設置Caps
為」0」如果VCO太慢，則設置Caps
為」1」Cycle1 如果VCO太快，則設置Caps
為」0」
如表2所示，多個位以與相關技術中公開的不同的方式加以切換。Caps能夠成對地、順次地從MSB到LSB切換。例如，在第一級，選擇Caps[10]和Caps[9]。在第二級，選擇Caps[9]和Caps[8]。粗調諧時間由相鄰Caps、Caps[N]和Caps[N-1]之間的最長比較時間限定。相對比地，在相關技術中，Caps[6]和Caps[3]在同一級切換，因此粗調諧時間由Caps[3]的冗餘量限定。然而，根據本發明的廣泛工作(broadwork)，Caps[6]和Caps[5]在同一級上切換，因此，粗調諧時間由Caps[5]而非Caps[3]的冗餘限定。因此，與相關技術系統相比，能夠顯著減少粗調諧時間。
如果為粗調諧施加相同的比較循環時間，則粗調諧的總時間將是10*Tmin。然而，當對比較時間進行適應優化時，總粗調諧時間將減小。例如，表1的粗調諧時間是 (也就是， )。這樣，以基本上相同的精度下，總粗調諧減少了超過2倍。因此，通過本發明實施例說明的對比較時間使用適應縮放能夠進行精確的粗調諧。精確的粗調諧還允許模擬變容二極體的尺寸更小，從而提高相位噪聲性能。
因此，通過採用參考本發明實施例說明的技術，能夠減少總鎖定時間或者使之在各種條件下保持一致。粗調諧處理是數字的，因此其功能性和操作時間由初始設計決定。然而，粗調諧之後的鎖相操作受到PFD初始狀態、頻率誤差量和環路特性的變化的影響。精確的粗調諧減小了粗調諧之後與目標頻率的頻率誤差，從而能夠降低頻率誤差的最大值。因此，能夠減少獲得頻率和相位鎖定所需的時間。這樣，通過精確的粗調諧能夠在所有初始頻率誤差下調節並減少總鎖定時間。
由於採用本發明實施例的比較時間，由於精確粗調諧造成的系統開銷(overhead)被大大減輕。通過粗調諧時間的調節和鎖相操作時間的減少，針對精確粗調諧和待判斷位數的增加的系統開銷趨於零。因此，本發明的實施例能夠減少LC-VCO中的粗調諧時間，因而減少PLL的鎖定時間。
前述說明涉及用於LC振蕩器的粗調諧方法和裝置，以便改善相位噪聲性能和增加LC振蕩器的工作範圍。粗調諧增加了PLL的有效鎖定時間，並且這一系統開銷隨著粗調諧期望精度的增高而增大。在本發明的實施例中，位比較時間被適應地控制以便提供最小的粗調諧時間。用於粗調諧的加權電容器陣列中的冗餘允許在不犧牲粗調諧精度的前提下減少比較時間。位比較時間根據冗餘量而縮放。因為加權電容器的冗餘被用於補償電容的失配，所以使用這一特性減少粗調諧時間不會是額外的負擔。而且，如果使用對粗調諧時間相同的時間限制，那麼本發明的實施例能夠增加粗調諧的精度。因為精確的粗調諧能夠減少操作時間和鎖相操作的時間偏差，所以本發明的實施例能夠減少PLL的鎖定時間。
前述的實施例和優點僅僅是例證性的，不可認為對本發明具有限制性。此處的教導能夠容易地應用於其它類型的裝置。本發明的說明書意在例證，並不對權利要求的範圍構成限制。本領域技術人員能夠顯然地進行許多替換、修改和改變。在權利要求書中，裝置加功能(means+function)式的條款試圖覆蓋本文所述的執行所述功能的結構，不僅包括結構等同物，而且包括等同結構。
權利要求
1.一種裝置，包括電感器-電容器壓控振蕩器(LC-VCO)，該LC-VCO包括電容器陣列，其具有多個電容器，其中多個電容器設置成具有非線性加權功能；和粗調諧控制器，其被配置成根據每個電容器的加權功能而為每個電容器提供適應比較時間。
2.根據權利要求1的裝置，其中多個電容器的加權功能具有被線性加權的第一部分和被二進位加權的第二部分。
3.一種調諧電路的方法，包括從分立電容器陣列中的多個電容器中選擇電容器，其中多個電容器具有非線性加權功能；基於所選電容器的加權，適應用來比較電路的頻率輸出與基準值的該電路的比較時間。
4.根據權利要求4的方法，其中比較時間與所選電容器的加權的冗餘量成反比。
全文摘要
本發明公開了用於LC振蕩器的調諧方法和裝置。本發明的實施例包括適應地控制位比較時間，以便提供最小的粗調諧時間。該位比較時間與LC振蕩器的電容器陣列中相應加權電容器的冗餘量成反比。
文檔編號H03L7/197GK1922784SQ200580005309
公開日2007年2月28日 申請日期2005年1月13日 優先權日2004年2月20日
發明者李康潤, 具利度, 李正雨, 樸畯培, 李慶浩 申請人:Gct半導體公司