較小等離子損傷的高密度等離子體沉積方法
2023-05-07 18:28:16 1
專利名稱：較小等離子損傷的高密度等離子體沉積方法
技術領域：
本發明涉及一種等離子體沉積方法，尤其涉及一種能夠減小沉積過程中等離子損傷的沉積的方法。
背景技術：
隨著半導體技術的飛速發展，單個晶片上所能承載的電晶體數量以驚人的速度增長，與此同時，半導體製造商們出於節約成本的需要迫切地希望單個晶圓上能夠容納更多的晶片。這種趨勢推動了半導體器件特徵尺寸的顯著減小，相應地也對晶片製造工藝提出了更高的要求，其中一個具有挑戰性的難題就是絕緣介質在各個薄膜層之間均勻無孔的填充，以提供充分有效的隔離保護，包括淺槽隔離(Shallow-Trench-Isolation)，金屬前絕緣層(Pre-Metal-Dielectric)，金屬層間絕緣層 Qnter-Metal-Dielectric)等等。此前，大多數晶片廠普遍採用等離子體增強化學氣相沉積(PE CVD)進行絕緣介質的填充。這種工藝對於大於0. 8微米的間隔具有良好的填孔效果，然而對於小於0. 8微米的間隔，用PE CVD工藝一步填充具有高的深寬比(定義為間隙的深度和寬度的比值)的間隔時會在間隔中部產生夾斷
為了解決這一難題，澱積-刻蝕-澱積工藝被用以填充0. 5微米至0. 8微米的間隙，也就是說，在初始澱積完成部分填孔尚未發生夾斷時緊跟著進行刻蝕工藝以重新打開間隙入口，之後再次澱積以完成對整個間隙的填充。隨著半導體器件特徵尺寸的不斷減小，這種澱積-刻蝕-澱積的工藝流程被循環使用以滿足填充更小間隙的要求。顯而易見，為了填充越小的間隔，需要被執行越來越多的工藝循環，在不斷降低產量的同時也顯著增加了晶片成本，而且由於本身工藝的局限性，即便採用循環工藝，PE CVD對於小於0.5微米的間隙還是無能為力。其他一些傳統CVD工藝，如常壓CVD (APCVD)和亞常壓CVD (SACVD)雖然可以提供對小至0. 25微米的間隔的無孔填充，但這些缺乏等離子體輔助澱積產生的膜會依賴下層表面而顯示出不同的澱積特性，另外還有低密度和吸潮性等缺點，需要PE CVD增加上保護層和下保護層，或者進行後澱積處理(如退火回流等)。這些工序的加入同樣提高了生產成本，增加了整個工藝流程的步驟和複雜性。在探索如何同時滿足高深寬比間隙的填充和控制生產成本的過程中誕生了高密度等離子體化學氣相澱積(HDP CVD)工藝，它的突破創新之處就在於，在同一個反應腔中同步地進行澱積和刻蝕的工藝。具體來說，在常見的HDP CVD製程中，澱積工藝通常是由SiH4 和A的反應來實現，而蝕刻工藝通常是由Ar和&的濺射來完成。HDP CVD工藝自問世以來憑藉其獨特的在高密度等離子體反應腔中同步澱積和刻蝕絕緣介質的反應過程實現了在較低溫度下對高深寬比間隔的優良填充，其所澱積的絕緣介質膜具有高密度，低雜質缺陷等優點，同時對矽片有優良的粘附能力，因此，HDP CVD工藝自20世紀90年代中期開始被先進的晶片工廠採用以來，以其卓越的填孔能力、穩定的澱積質量、可靠的電學特性等諸多優點而迅速成為0. 25微米以下先進工藝的主流，使HDPCVD工藝迅速取代其他傳統工藝而一舉成為先進半導體製程中對超細間隔進行絕緣介質填充的首選。但由於HDP CVD工藝具有同時進行沉積和蝕刻的特點，其需要較高的等離子體密度以及較大功率的射頻電源，通常所用的射頻功率為5000瓦以上。因此，利用HDP CVD方法在形成PMD時，由於其等離子體密度高、功率大以及生長的時間長，在實際生產過程中， 等離子體會造成對柵極氧化層的損傷，使其漏電流增加，器件的可靠性下降。HDP方法澱積可以大致分為兩個步驟，第一步是利用無偏置的射頻電源澱積一層富氧二氧化矽做為保護層，由於該保護層利用無偏置的射頻電源澱積，其等離子體轟擊的效果較小，但是填充能力較差，通常澱積的厚度在100 - 200A左右；第二步是用含有偏置的射頻電源澱積主體薄膜，由於有第一步所澱積的二氧化矽做為保護層，第二步澱積主體薄膜的過程中，其等離子體的損傷會被保護層部分吸收，從而在整體上來看，HDP澱積的過程其等離子體損傷較小。然而在實驗中發現，為了能夠填充到更小的尺寸，需要不斷的加大HDP第二步澱積中的偏置射頻電源功率，從而其等離子體損傷也逐漸增大。
發明內容
為了降低HDP CVD過程中等離子造成的損傷，本發明提供了一種較小等離子損傷的高密度等離子體沉積方法，通過改變HDP保護層的材質，減小了在HDP CVD製程沉積過程中所帶來的等離子體損傷。因此，本發明的目的是提供一種較小等離子損傷的高密度等離子體沉積方法，具體地，步驟包括
步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層； 步驟2，在所述蝕刻阻擋層上沉積HDP保護層； 步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層； 步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。本發明的第二個目的是提供一種上述較小等離子損傷的高密度等離子體沉積方法製備的MOS器件，包括襯底，襯底中含有NMOS區域和/或PMOS區域，在襯底上有蝕刻阻擋層，蝕刻阻擋層上沉積有HDP保護層，HDP保護層上為HDP主體層。其中，所述HDP保護層材質為富矽二氧化矽，更優選地，所述HDP保護層中不含P 元素。其中，所述襯底還可以包含矽化鎳和/或矽化鈷等矽化物作為電晶體的金屬電極。本發明上述的較小等離子損傷的高密度等離子體沉積方法和MOS器件中，沉積溫度均優選為 0. 8。本發明上述的較小等離子損傷的高密度等離子體沉積方法和MOS器件中，所述 HDP保護層薄膜折射率優選為在633nm波長光波下折射率> 1. 5。本發明上述的較小等離子損傷的高密度等離子體沉積方法和MOS器件中，所沉積的HDP保護層和HDP主體層厚度比優選為100 200 :2000^10000.優選地，所述沉積的HDP 保護層厚度為10(Γ200Α範圍；其中，所述沉積的HDP主體層厚度為200(Γ10000Α範圍。本發明上述的較小等離子損傷的高密度等離子體沉積方法和MOS器件中，所述蝕刻阻擋層可以是氮化矽、碳化矽、碳氮化矽、聚合物阻擋層、TEOS阻擋層等。本發明利用富矽二氧化矽其具有抵抗等離子體損傷的特點，將傳統高密度等離子體化學氣相沉積(HDP CVD)中的富含氧的二氧化矽保護層替換成富含矽的二氧化矽保護層，從而減小了在HDP製程沉積過程中所帶來的等離子體損傷，通過最終的電學性能測試可以看出，利用富含矽的二氧化矽保護層可以起到更好的抵抗等離子體損傷的能力。
圖1為本發明較小等離子損傷的高密度等離子體沉積方法流程圖； 圖2為本發明製備的MOS器件結構示意圖3為本發明與傳統技術製備的MOS器件的電學性能測試結果。
具體實施例方式本發明提供了一種較小等離子損傷的高密度等離子體沉積方法、以及使用該方法製備的MOS器件，利用富矽二氧化矽其具有抵抗等離子體損傷的特點，將傳統高密度等離子體化學氣相沉積(HDP CVD)中的富含氧的二氧化矽保護層替換成富含矽的二氧化矽保護層，從而減小了在HDP製程沉積過程中所帶來的等離子體損傷。下面參照附圖廣3，通過具體實施例對本發明較小等離子損傷的高密度等離子體沉積方法、以及使用該方法製備的MOS器件進行詳細的介紹和描述，以使更好的理解本發明，但是應當理解的是，下述實施例並不限制本發明範圍。實施例1
步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層提供一種CMOS器件的襯底1，襯底中包含有NMOS和PMOS區域。採用化學氣相沉積(CVD)的方法，在襯底1上沉積一層氮化矽阻擋層2。步驟2，在所述蝕刻阻擋層上沉積HDP保護層
HDP保護層材質為不含磷元素的富矽二氧化矽，並且633nm波長光波下折射率> 1. 5。其它沉積條件如下
底部射頻功率(LF Power) 3000W ； 中部射頻功率(MF Power) IOOOff ； 高部射頻功率(HF Power) 0 ； 矽燒流量(Silane Flow)300sccm ；
氦氣流量(Helium Flow)200sccm ；
頂部氧氣流量(02-top Flow) 400sccm ； 側部氧氣流量(02-side Flow) lOOsccm。應當注意的是，沉積反應時，矽氧流量比應控制在> 0. 8。控制HDP保護層3的厚度為200A。步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層HDP主體層4沉積條件如下 底部射頻功率(LF Power) 3000W ； 中部射頻功率(MF Power) IOOOff ； 高部射頻功率(HF Power) 5000W ； 矽燒流量(Silane Flow)200sccm ；
氦氣流量(Helium Flow)200sccm ；
頂部氧氣流量(02-top Flow) 400sccm ； 側部氧氣流量(02-side Flow) lOOsccm。由於後續步驟中需要進行平坦化，因此HDP主體層4的厚度應當較大，本實施例中控制HDP主體層4的厚度為2000A。步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。參照圖2，本實施例製備的CMOS器件，包括襯底1，襯底含有PMOS區域11、NM0S區域12，PMOS區域11和匪OS區域12之間通過淺溝槽13隔開。在襯底1上有氮化矽蝕刻阻擋層2，阻擋層2將襯底1 (包括PMOS區域11和NMOS 區域12)覆蓋。在阻擋層2上沉積有厚度為200A的富矽二氧化矽HDP保護層3，在HDP保護層上有沉積的HDP主體層4。並且，本領域技術人員應該理解的是，襯底還可以包含金屬電極，金屬電極材質可以選擇矽化鎳和/或矽化鈷等矽化物作為電晶體。實施例2
步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層提供一種CMOS器件的襯底1，襯底中包含有NMOS和PMOS區域。採用化學氣相沉積(CVD)的方法，在襯底1上沉積一層氮化矽阻擋層2。步驟2，在所述蝕刻阻擋層上沉積HDP保護層
HDP保護層材質為不含磷元素的富矽二氧化矽，並且633nm波長光波下折射率> 1. 5。其它沉積條件如下
底部射頻功率(LF Power) 5000W ； 中部射頻功率(MF Power) 2000W ； 高部射頻功率(HF Power) 0 ； 矽燒流量(Silane Flow)500sccm ；
氦氣流量(Helium Flow)300sccm ；
頂部氧氣流量(02-top Flow) 600sccm ； 側部氧氣流量(02-side Flow) 300sccm。應當注意的是，沉積反應時，矽氧流量比應控制在> 0. 8。控制HDP保護層3的厚度為200A。步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層 HDP主體層4沉積條件如下
底部射頻功率(LF Power) 5000W ； 中部射頻功率(MF Power) 2000W ； 高部射頻功率(HF Power) 6000W ；矽烷流量(Silane Flow) 氦氣流量(Helium Flow)
300sccm ； 300sccm ；
頂部氧氣流量(02-top Flow) 600sccm ； 側部氧氣流量(02-side Flow) 200sccm。由於後續步驟中需要進行平坦化，因此HDP主體層4的厚度應當較大，本實施例中控制HDP主體層4的厚度為10000A。步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。實施例3
步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層提供一種CMOS器件的襯底1，襯底中包含有NMOS和PMOS區域。採用化學氣相沉積(CVD)的方法，在襯底1上沉積一層氮化矽阻擋層2。步驟2，在所述蝕刻阻擋層上沉積HDP保護層
HDP保護層材質為不含磷元素的富矽二氧化矽，並且633nm波長光波下折射率> 1. 5。其它沉積條件如下
底部射頻功率(LF Power) 35000W ； 中部射頻功率(MF Power) 1500W ； 高部射頻功率(HF Power) 0 ； 矽燒流量(Silane Flow)350sccm ；
氦氣流量(Helium Flow)280sccm ；
頂部氧氣流量(02-top Flow) 430sccm ； 側部氧氣流量(02-side Flow) 170sccm。應當注意的是，沉積反應時，矽氧流量比應控制在> 0. 8。控制HDP保護層3的厚度為100A。步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層 HDP主體層4沉積條件如下
底部射頻功率(LF Power) 3700W ； 中部射頻功率(MF Power) 1400W ； 高部射頻功率(HF Power) 5500W ； 矽燒流量(Silane Flow)260sccm ；
氦氣流量(Helium Flow)230sccm ；
頂部氧氣流量(02-top Flow) 430sccm ； 側部氧氣流量(02-side Flow) 120sccm。由於後續步驟中需要進行平坦化，因此HDP主體層4的厚度應當較大，本實施例中控制HDP主體層4的厚度為8000A。步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。實施例4
步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層提供一種CMOS器件的襯底1，襯底中包含有NMOS和PMOS區域。採用化學氣相沉積(CVD)的方法，在襯底1上沉積一層氮化矽阻擋層2。
8
步驟2，在所述蝕刻阻擋層上沉積HDP保護層
HDP保護層材質為不含磷元素的富矽二氧化矽，並且633nm波長光波下折射率> 1. 5。其它沉積條件如下
底部射頻功率(LF Power) 4300W ； 中部射頻功率(MF Power) 1600W ； 高部射頻功率(HF Power) 0 ； 矽燒流量(Silane Flow)410sccm ；
氦氣流量(Helium Flow)280sccm ；
頂部氧氣流量(02-top Flow) 530sccm ； 側部氧氣流量(02-side Flow) 140sccm。應當注意的是，沉積反應時，矽氧流量比應控制在> 0. 8。控制HDP保護層3的厚度為160A。步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層 HDP主體層4沉積條件如下
底部射頻功率(LF Power) 4400W ； 中部射頻功率(MF Power) 1700W ； 高部射頻功率(HF Power) 5300W ； 矽燒流量(Silane Flow)270sccm ；
氦氣流量(Helium Flow)260sccm ；
頂部氧氣流量(02-top Flow) 510sccm ； 側部氧氣流量(02-side Flow) 190sccm。由於後續步驟中需要進行平坦化，因此HDP主體層4的厚度應當較大，本實施例中控制HDP主體層4的厚度為6000A。步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。分別採用富氧二氧化矽HDP保護層(現有技術)和本發明富矽二氧化矽HDP保護層進行高密度等離子體沉積的、最終的電學性能測試結構對比圖，對某漏電流數值 (-Log(Ig))測試出的點的個數累計分布函數(CDF)如圖3所示；從圖中可以看出，相同漏電流下，本發明方法測出的點所佔比例明顯小於現有技術，即相比於現有技術，本發明利用富含矽的二氧化矽保護層可以起到更好的抵抗等離子體損傷的能力。以上對本發明的具體實施例進行了詳細描述，但其只是作為範例，本發明並不限制於以上描述的具體實施例。對於本領域技術人員而言，任何對本發明進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種較小等離子損傷的高密度等離子體沉積方法，其特徵在於，步驟包括 步驟1，提供含有NMOS和/或PMOS的襯底，在所述襯底上沉積蝕刻阻擋層；步驟2，在所述蝕刻阻擋層上沉積HDP保護層；其中，所述HDP保護層材質為富矽二氧化矽步驟3，在所述HDP保護層上沉積HDP主體層作為前金屬介電層； 步驟4，對前金屬介電層進行化學機械研磨至設計要求厚度。
2.根據權利要求1所述的較小等離子損傷的高密度等離子體沉積方法，其特徵在於， 沉積溫度均優選為< 500°C。
3.根據權利要求1所述的較小等離子損傷的高密度等離子體沉積方法，其特徵在於， 所述HDP保護層沉積反應時矽氧流量比優選為> 0. 8。
4.根據權利要求1所述的較小等離子損傷的高密度等離子體沉積方法，其特徵在於， 所述HDP保護層薄膜在633nm波長光波下折射率> 1. 5。
5.根據權利要求1中任意一項所述的較小等離子損傷的高密度等離子體沉積方法，其特徵在於，所沉積的HDP保護層和HDP主體層厚度比優選為100 200 :2000^10000.
6.根據上述任意一項權利要求所述的較小等離子損傷的高密度等離子體沉積方法，其特徵在於，所述HDP保護層沉積條件還包括底部射頻功率 300(T5000W ； 中部射頻功率 100(T2000W ； 高部射頻功率 0； 矽燒流量30(T500sccm ；氦氣流量200 300sccm ；頂部氧氣流量 40(T600SCCm ； 側部氧氣流量 10(T300sccm。
7.根據權利要求廣5中任意一項所述的較小等離子損傷的高密度等離子體沉積方法， 其特徵在於，所述HDP主體層沉積條件包括底部射頻功率3000 5000W ；中部射頻功率1000 2000W ；高部射頻功率5000 6000W ；矽烷流量200 300sccm氦氣流量200 300sccm頂部氧氣流量400 600sccm側部氧氣流量100 300sccm。
8.—種MOS器件，其特徵在於，包括襯底，包括襯底，襯底中含有NMOS區域和/或PMOS 區域，在襯底上有蝕刻阻擋層，蝕刻阻擋層上沉積有HDP保護層，HDP保護層上為HDP主體層；其中，所述HDP保護層材質為富矽二氧化矽。
9.根據權利要求8所述的MOS器件，其特徵在於，所述襯底還包含矽化鎳和/或矽化鈷等矽化物作為電晶體的金屬電極。
10.根據權利要求8所述的MOS器件，其特徵在於，所述HDP保護層薄膜在633nm波長光波下折射率> 1.5。
全文摘要
本發明提供了一種具有較小等離子損傷的高密度等離子體沉積方法、以及利用該方法製備的MOS器件；本發明利用富矽二氧化矽其具有抵抗等離子體損傷的特點，將傳統高密度等離子體化學氣相沉積中的富含氧的二氧化矽保護層替換成富含矽的二氧化矽保護層，從而減小了在HDP製程沉積過程中所帶來的等離子體損傷，通過最終的電學性能測試可以看出，利用富含矽的二氧化矽保護層可以起到更好的抵抗等離子體損傷的能力。
文檔編號H01L21/3105GK102543756SQ20121001480
公開日2012年7月4日 申請日期2012年1月18日 優先權日2012年1月18日
發明者張文廣, 徐強, 鄭春生, 陳玉文 申請人:上海華力微電子有限公司