齊納二極體的製備方法

2023-05-07 09:28:31 1

專利名稱：齊納二極體的製備方法
技術領域：
本發明涉及的是一種半導體技術領域的製備方法，具體是一種齊納二極體的製備 方法。
背景技術：
齊納二極體(zener diode)又稱穩壓二極體，是一種直到臨界方向擊穿電壓前都 具有很高電阻的半導體器件。穩壓二極體是應用在方向擊穿區的特殊的面接觸型矽晶體二 極管。現有技術中包括以下三種類型的齊納二極體只用STI (Shallow Trenchlsolation，淺溝槽隔離)做隔離、只用SAB(Salicide Block，矽化物掩蔽層)做隔離 和同時用STI與SAB做隔離。如圖1所示，所述只用STI做隔離的齊納二極體包括P 型襯底 100 ；N型摻雜區域101，位於所述P型襯底100上；P+區域102，位於所述N型摻雜區域101上的中間位置；第一 N+區域103和第二 N+區域104，對稱地位於所述N型摻雜區域101上的兩 端；SAB (Salicide Block，矽化物掩蔽層)105，位於所述第一N+區域103、所述第二N+ 區域104和所述P+區域102上；STI (Shallow Trench Isolation，淺溝槽隔離)106，位於所述第一 N+區域 103 與 所述P+區域102之間、所述第二 N+區域104與所述P+區域102之間；製備圖1所示的齊納二極體的方法包括在P型襯底100上製備STI 106，從而定義了所述第一 N+區域103、所述第二 N+ 區域104和所述P+區域102的位置；在P型襯底100上進行N型離子摻雜，形成N型摻雜區域101，進行第一次退火處 理；在所述N型摻雜區域101內且在所述STI 106之間的區域注入P型離子，形成P+ 區域102 ；在所述STI 106和所述P+區域102外的N型摻雜區域101內注入N型離子，形 成第一 N+區域103和第二 N+區域104 ；進行第二次退火處理，且在所述第一 N+區域103、所述第二 N+區域104和所述P+ 區域102上分別製備SAB。如圖2所示，所述只用SAB做隔離的齊納二極體包括P 型襯底 200;N型摻雜區域201，位於所述P型襯底200上；P+區域202，位於所述N型摻雜區域201上的中間位置；第一 N+區域203和第二 N+區域204，對稱的位於所述N型摻雜區域301上的兩端，且所述第一 N+區域203和所述P+區域202間存在第三間隙，所述第二 N+區域203和 所述P+區域202間存在第四間隙；SAB 205，位於所述第一 N+區域203上、所述第二 N+區域204上、所述P+區域202 上、所述第三間隙和所述第四間隙上；製備圖2所示的齊納二極體，包括在P型襯底200上進行N型離子摻雜，形成N型摻雜區域201，進行第一次退火處 理；在N型摻雜區域201內注入N型離子和P型離子，形成第一 N+區域203、第二 N+ 區域204和P+區域202，所述第一 N+區域203和所述P+區域202間存在第三間隙，所述第 二 N+區域204和所述P+區域202間存在第四間隙；進行第二次退火處理，且在第一 N+區域203、第二 N+區域204、P+區域202、所述 第三間隙和所述第四間隙上分別製備SAB 205。如圖3所示，所述同時用STI和SAB做隔離的齊納二極體包括P 型襯底 300 ；N型摻雜區域301，位於所述P型襯底300上；P+區域302，位於所述N型摻雜區域301上的中間位置；第一 N+區域303和第二 N+區域304，均位於所述N型摻雜區域301上的兩端，且 所述第一 N+區域303與所述第二 N+區域304對稱；STI 306，位於所述第一 N+區域、所述第二 N+區域和所述P+區域外的N型摻雜區 域301上，且所述STI 306與所述P+區域之間存在對稱分布的第一間隙和第二間隙；SAB 305，位於所述第一 N+區域303上、所述第二 N+區域304上、所述P+區域302 上、所述第一間隙上和所述第二間隙上。製備圖3所示的齊納二極體的方法包括在P型襯底300上製備STI 306，從而定義了所述第一 N+區域303和所述第二 N+ 區域304的位置；在P型襯底300上進行N型離子摻雜，形成N型摻雜區域301，進行第一次退火處 理；在所述N型摻雜區域301內的中心區域注入P型離子，形成P+區域302，所述P+ 區域與所述STI 306之間存在對稱分布的第一間隙和第二間隙；在所述STI306、所述P+區 域302、所述第一間隙和所述第二間隙外的N型摻雜區域301內分別注入N型離子，形成對 稱分布的第一 N+區域303和第二 N+區域304 ；進行第二次退火處理，且在所述第一 N+區域303、所述第二 N+區域304和所述P+ 區域302上、所述第一間隙和所述第二間隙上分別製備SAB 305。在上述三種製備齊納二極體的方法中，都是通過「在P型襯底上進行N型離子摻 雜」這一步驟來「形成N型摻雜區域」，進而控制齊納二極體的擊穿電壓，但是現有技術製備 得到的齊納二極體的擊穿電壓都比較小，且由於每次的N型離子摻雜的種類、濃度和能量 都是固定的，因此每次只能得到同一擊穿電壓的齊納二極體。

發明內容
本發明解決的問題是提供一種能同時製備不同擊穿電壓的齊納二極體的方法， 且得到的齊納二極體的擊穿電壓比較大。為解決上述問題，本發明提供了一種齊納二極體的製備方法，至少包括在P型襯底內形成N型漂移區域(NGRD，N-type drift implant)，且進行第一次 退火處理；在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域和所 述N型離子注入共同形成N型摻雜區域，所述N型離子注入包括P溝道金屬氧化物半導體 (PMOS)勢阱的離子注入。可選地，所述P溝道金屬氧化物半導體(PMOS)勢阱的工作電壓包括1. 8V、5V或60V。可選地，所述形成N型漂移區域包括在所述P型襯底內注入摻雜濃度範圍為 IO12 IO13cnT2的磷離子。可選地，在形成所述N型摻雜區域之後，還包括在所述N型摻雜區域內的中間位置注入P型離子，形成P+區域；在所述N型摻雜 區域的兩端分別對稱的注入N型離子，形成第一 N+區域和第二 N+區域，所述第一 N+區域 與所述P+區域間存在第三間隙，所述第二 N+區域與所述P+區域間存在第四間隙；進行第二次退火；在所述第一 N+區域上、所述第三間隙上、所述P+區域上、所述第四間隙上和所述 第二 N+區域上製備SAB。可選地，在注入所述N型漂移區域之前，還包括在所述P型襯底內製備對稱分布 的第一 STI和第二 STI。可選地，在形成所述N型摻雜區域之後，還包括在所述第一 STI和所述第二 STI之間的N型摻雜區域內全注入P型離子，形成P+ 區域；在所述第一 STI、所述第二 STI和所述P+區域外的N型摻雜區域內分別注入N型離 子，形成第一 N+區域和第二 N+區域；進行第二次退火處理；在所述第一 N+區域、P+區域和所述第二 N+區域上製備SAB。可選地，在形成所述N型摻雜區域之後，還包括在所述第一 STI和所述第二 STI之間的N型摻雜區域內注入P型離子，形成P+區 域，且所述第一 STI和所述P+區域間存在第一間隙，所述第二 STI和所述P+區域間存在第 二間隙；在所述第一 STI、所述第二 STI、所述P+區域、所述第一間隙和所述第二間隙外的N 型摻雜區域內分別注入N型離子，形成第一 N+區域和第二 N+區域；進行第二次退火處理；在所述第一 N+區域上、所述第二 N+區域上、所述P+區域上、所述第一間隙上和所 述第二間隙上製備SAB。可選地，所述第二次退火處理的溫度範圍包括時間範圍包括1000°C至1050°C， 時間範圍為5秒至45秒。可選地，所述第一次退火處理的溫度範圍包括1050°C至1150°C，時間範圍包括 10分鐘至120分鐘。
與現有技術相比，本發明具有以下優點通過選擇PMOS勢阱離子摻雜的次數和 PMOS勢阱離子摻雜的工作電壓，可得到具有不同擊穿電壓的齊納二極體，且由於在P型襯 底內形成N型漂移區域，使得得到的齊納二極體的擊穿電壓比較大；採用現有技術中製備 NGRD和PMOS勢阱的方法來完成N型摻雜區域的注入，降低了生產成本。


圖1是現有技術只用STI做隔離的齊納二極體的結構示意圖；圖2是現有技術只用SAB做隔離的齊納二極體的結構示意圖；圖3是現有技術同時用STI和SAB做隔離的齊納二極體的結構示意圖；圖4是實施例1齊納二極體製備方法的流程示意圖；圖5是實施例1製備得到的齊納二極體的結構示意圖；圖6是實施例2齊納二極體製備方法的流程示意圖；圖7是實施例2製備得到的齊納二極體的結構示意圖；圖8是實施例3齊納二極體製備方法的流程示意圖；圖9是實施例3製備得到的齊納二極體的結構示意圖。
具體實施例方式為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明 的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是本發明還可以 採用其他不同於在此描述的其它方式來實施，因此本發明不受下面公開的具體實施例的限 制。正如背景技術所述，現有技術的三種製備齊納二極體的方法在每次操作中，得到 的擊穿電壓是唯一的，不能同時得到多個擊穿電壓的齊納二極體。為了解決上述問題，本發明提供了一種齊納二極體的製備方法，至少包括在P型襯底內形成N型漂移區域(NGRD，N-type drift implant)，且進行第一次 退火處理；在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域和所述 N型離子注入共同形成N型摻雜區域，所述N型離子注入包括PMOS勢阱的離子注入。本發明通過選擇PMOS勢阱離子摻雜的次數和PMOS勢阱離子摻雜的工作電壓，可 得到具有不同擊穿電壓的齊納二極體，且得到的齊納二極體的擊穿電壓比較大；採用現有 技術中製備NGRD和PMOS勢阱的方法來完成N型摻雜區域的注入，降低了生產成本。實施例1如圖4所示，本實施例用於製備只用STI做隔離的齊納二極體，包括S100，在P型襯底內製備對稱分布的第一 STI和第二 STI ；S110，在所述P型襯底內形成N型漂移區域，且進行第一次退火處理；S120，在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域與 所述N型離子注入共同構成N型摻雜區域，所述N型離子注入包括PMOS勢阱的離子注入；S130，在所述第一 STI和所述第二 STI之間的N型摻雜區域內全注入P型離子，形成P+區域；在所述第一 STI、所述第二 STI和所述P+區域外的N型摻雜區域的兩端內分別 注入N型離子，形成第一 N+區域和第二 N+區域；S140，進行第二次退火處理；S150，在所述第一 N+區域、P+區域和所述第二 N+區域上製備SAB。本實施例製備得到的齊納二極體如圖5所示，包括P 型襯底 500 ；NGRD 501a,位於所述P型襯底500上；PMOS勢阱501b，位於所述NGRD 501a上；所述PMOS勢阱501b和所述NGRD 501a 共同構成N型摻雜區域501 ；P+區域502，位於所述N型摻雜區域501上的中間位置；第一 N+區域503和第二 N+區域504，位於所述N型摻雜區域501上的兩端，且所 述第一 N+區域503與所述第二 N+區域504對稱；SAB (Salicide Block,矽化物掩蔽層)505，分別位於所述第一 N+區域503、所述第 二 N+區域504和所述P+區域502上；第一STI (Shallow Trench Isolation，淺溝槽隔離)506a 和第二 STI 506b，所述 第一 STI 506a位於所述第一 N+區域503與所述P+區域502之間，所述第二 STI 506b位 於所述第二 N+區域504與所述P+區域502之間。下面結合圖5進行詳細描述。首先執行步驟S100，在P型襯底500內製備對稱分布的第一 STI 506a和第二 STI 506b，從而定義了第一 N+區域503、P+區域502和第二 N+區域504的位置。本實施例中所述第一 STI 506a和所述第二 STI 506b的製備過程包括S101，在P型襯底500上生長襯墊氧化層(為氧化矽)，接著澱積硬掩模層(為氮 化矽材料)；S102，光刻膠塗布和曝光顯影；S103，刻蝕硬掩模層和襯墊氧化層，且去除光刻膠；S104,幹法刻蝕，在P型襯底500中形成溝槽；S105，腐蝕溝槽頂端邊角的襯墊氧化層；S106，在溝槽內側熱生長墊層氧化層；S107，採用HDP (高密度等離子體化學氣相沉積)方法用氧化層填充溝槽；S108，採用CMP(化學機械拋光)方法去除硬掩模層且將氧化層研磨平整。製備STI的原理是把P型襯底500表面刻蝕開，然後用化學氣相澱積法把二氧化 矽填入所挖開的溝槽中，本實施例製備STI的目的就是通過第一 STI506a和第二 STI 506b 將第一 N+區域503和P+區域502以及第二 N+區域504和P+區域502隔離開。在本發明的其他實施例中，還可以採用現有技術其他製備STI的方法來製備所述 第一 STI 506a 和所述第二 STI 506b。接著執行步驟S110，在所述P型襯底500內形成N型漂移區域501a，且進行第一 次退火處理。所述形成N型漂移區域501a是在所述P型襯底500內注入摻雜濃度為1012cm_12、注 入能量為2000keV的磷離子。N型漂移區域501a可以有效降低導通電阻，從而提高齊納二極體的擊穿電壓。在本發明的其他實施例中所述磷離子的摻雜濃度範圍為1012 1013cnT2。由於現有技術在0. 18微米B⑶(Bipolar、CM0S和DM0S)的生產工藝中也需要進行 N型漂移區域的注入，因此本步驟可以在0. 18微米B⑶生產工藝進行N型漂移區域注入的 同時，完成本實施例的N型漂移區域501a的注入和第一次退火處理。在P型襯底500內形成N型漂移區域501a後，進行第一次退火處理。本實施例的 第一次退火處理的退火溫度為1100°C，退火時間為30分鐘。在本發明的其他實施例中，第 一次退火處理的退火溫度範圍可以是1050°C至1150°C，時間範圍可以是10分鐘至120 分鐘。接著執行步驟S120，在所述N型漂移區域501a內進行1次或多次N型離子注入， 形成PMOS勢阱501b，所述N型漂移區域501a與所述PMOS勢阱501b共同構成N型摻雜區 域 501。本實施例可以在所述N型漂移區域501a內進行1次N型離子注入，或者是2次N 型離子注入，或者是3次N型離子注入等等。優選地，N型離子注入的次數為2。本實施例 所述N型離子注入包括工作電壓為1. 8V的PMOS勢阱的離子注入、工作電壓為5V的PMOS 勢阱的離子注入和工作電壓為60V的PMOS勢阱的離子注入。值得說明的是，本發明的N型 離子注入並不只限於這三種工作電壓的PMOS勢阱的離子注入，只是本實施例充分利用了 現有技術在0. 18微米B⑶生產工藝中較成熟的PMOS勢阱的離子注入。本實施例通過PMOS勢阱501b的離子注入的次數的不同選擇和PMOS勢阱501b的 離子注入的工作電壓的不同選擇的組合，從而可以得到不同的N型摻雜區域501，進而得到 的齊納二極體的擊穿電壓不同，且得到的齊納二極體的擊穿電壓大於現有技術得到的齊納 二極體的擊穿電壓。當進行1次N型離子注入，可以是進行一次工作電壓為1.8V PMOS勢阱的離子注 入，或者是進行一次工作電壓為5V PMOS勢阱的離子注入，或者是進行一次工作電壓為60V PMOS勢阱的離子注入，因此本實施例進行1次N型離子注入時，就可以得到三種不同擊穿電 壓的齊納二極體。當進行2次N型離子注入，可以先進行一次工作電壓為1.8V PMOS勢阱的離子 注入，再進行一次工作電壓為5V PMOS勢阱的離子注入；或者是先進行一次工作電壓為5V PMOS勢阱的離子注入，再進行一次工作電壓為60VPM0S勢阱的離子注入；或者是先進行一 次工作電壓為1. 8V PMOS勢阱的離子注入，再進行一次工作電壓為60V PMOS勢阱的離子 注入。需要說明的是，2次N型離子注入的順序是可以顛倒的，比如先進行一次工作電壓為 1.8VPM0S勢阱的離子注入，再進行一次工作電壓為5V PMOS勢阱的離子注入的情況，與先 進行一次工作電壓為5V PMOS勢阱的離子注入，再進行一次工作電壓為1.8V PMOS勢阱的 離子注入的情況是相同的。因此本實施例進行2次N型離子注入時，也可以得到三種不同 擊穿電壓的齊納二極體。當進行3次N型離子注入，可以先進行一次工作電壓為1.8V PMOS勢阱的離子注 入，再進行一次工作電壓為5V PMOS勢阱的離子注入，最後進行一次工作電壓為60V PMOS 勢阱的離子注入。與2次N型離子注入的順序是可顛倒的一致，進行3次N型離子注入的 順序也是可以顛倒的。因此本實施例進行3次N型離子注入時，可以得到一種擊穿電壓的 齊納二極體。
本實施例中所述工作電壓為1.8V PMOS勢阱的離子注入採用的是現有技術中 0. 18微米B⑶生產工藝中進行工作電壓為1.8V PMOS勢阱的離子注入的同時，進行本實施 例齊納二極體的工作電壓為1.8V PMOS勢阱的離子注入。相應地，工作電壓為5V PMOS勢 阱的離子注入採用的是現有技術中0. 18微米B⑶生產工藝中進行工作電壓為5V PMOS勢 阱的離子注入的同時，進行本實施例齊納二極體的工作電壓為5V PMOS勢阱的離子注入； 工作電壓為60V PMOS勢阱的離子注入採用的是現有技術中0. 18微米B⑶生產工藝中進行 工作電壓為60V PMOS勢阱的離子注入的同時，進行本實施例齊納二極體的工作電壓為60V PMOS勢阱的離子注入。本實施例形成PMOS勢阱501b工藝和步驟SllO中的形成N型漂移區域501a的工 藝得到了很好結合，兩個工藝都是在0. 18微米BCD生產工藝中完成的，無需專門在齊納二 極管的製備中進行離子摻雜，所述N型漂移區域501a與所述PMOS勢阱501b共同構成N型 摻雜區域501。接著執行步驟S130，在所述第一 STI 506a和所述第二 STI 506b之間的N型摻雜 區域501內全注入P型離子，形成P+區域502 ；在所述第一 STI 506a、所述第二 STI 506b 和所述P+區域502外的N型摻雜區域501的兩端內分別注入N型離子，形成第一 N+區域 503和第二 N+區域504。本實施例注入N型離子具體包括在所述N型摻雜區域501內注入劑量範圍為 IxlO15Cm"2至6xl015CnT2、能量範圍為30keV至80keV的砷離子；注入P型離子具體包括在 所述N型摻雜區域501內注入劑量範圍為IxlO15Cnr2至4xl015CnT2、能量範圍為3keV至8keV 的硼離子。在本發明的其他實施例中，注入N型離子還可以是在所述N型摻雜區域501內注 入劑量範圍為IxlO15Cnr2至5xl015CnT2、能量範圍為20keV至40keV的磷離子。本實施例在所述第一 STI 506a和所述第二 STI 506b之間的N型摻雜區域501內 都注入P型離子，從而形成P+區域502 ；在第一 STI 506a、第二 STI 506b和P+區域502外 的N型摻雜區域501內都注入N型離子，從而形成兩個N+區域(即第一 N+區域503和第 二 N+ 區域 504)。第一 N+區域503和第二 N+區域504以P+區域502為中心對稱分布。接著執行步驟S140，進行第二次退火處理。本實施例的第二次退火處理為快速熱退火(RTA)，退火溫度為1025°C，退火時 間為20秒。在本發明的其他實施例中，第二次退火處理的溫度範圍可以包括100(TC至 1050°C，退火時間範圍可以包括5秒至45秒。第二次退火處理的目的在於活化N型離子 和P型離子，且可以修復離子注入帶來的缺陷。最後執行步驟S150，在所述第一 N+區域503、P+區域502和所述第二 N+區域504 上製備SAB 505。進行第二次退火處理後，在所述第一 N+區域503、P+區域502和第二 N+區域504 上採用化學氣相沉積方法形成SAB 505。所述SAB 505的材質為二氧化矽或氮化矽，能大幅 減少其所在區域的寄生阻抗，即有SAB的地方不能形成金屬矽化物。需要說明的是，在製備SAB 505後，還應該包括一些後續的處理步驟，如製備 ILD(電介質)層、接觸件和金屬層等等。由於本發明中後續的處理步驟與現有技術相同，因此對於本領域的技術人員來說，沒有必要贅述。本實施例通過選擇形成PMOS勢阱501b的離子注入次數以及每次離子注入的具 體工作電壓，最終可得到七種不同擊穿電壓的齊納二極體，且這七種擊穿電壓的範圍為 6V 10V，與現有技術得到的齊納二極體的擊穿電壓相比，有明顯提高。如當先後注入 1.8V PMOS勢阱、5V PMOS勢阱時，得到的齊納二極體的擊穿電壓為6. IV;當只注入5V PMOS 勢阱時，得到的齊納二極體的擊穿電壓為6. 9V。實施例2如圖6所示，本實施例用於製備只用SAB做隔離的齊納二極體，包括S200，在所述P型襯底內形成N型漂移區域，且進行第一次退火處理；S210，在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域與 所述N型離子注入共同構成N型摻雜區域，所述N型離子注入包括PMOS勢阱的離子注入；S220，在所述N型摻雜區域內的中間位置注入P型離子，形成P+區域；在所述N型 摻雜區域的兩端分別對稱的注入N型離子，形成第一 N+區域和第二 N+區域，所述第一 N+ 區域與所述P+區域間存在第三間隙，所述第二 N+區域與所述P+區域間存在第四間隙；S230，進行第二次退火；S240，在所述第一 N+區域上、所述第三間隙上、所述P+區域上、所述第四間隙上和 所述第二 N+區域上製備SAB。本實施例與實施例1的區別在於少了在P型襯底上製備STI的步驟，且在第一 N+ 區域、P+區域和第二 N+區域沉積形成SAB的同時，還需要採用同樣方法在所述第三間隙和 所述第四間隙上也沉積形成SAB。其餘每個步驟的具體實施方式
與實施例1相同，在此不再 贅述。採用本實施例方法製備得到的齊納二極體如圖7所示，P 型襯底 700;NGRD 701a，位於所述P型襯底700上；PMOS勢阱701b，位於所述NGRD 701a上；所述PMOS勢阱701b和所述NGRD 701a 共同構成N型摻雜區域701 ；P+區域702，位於所述N型摻雜區域701上的中間位置；第一 N+區域703和第二 N+區域704，均位於所述N型摻雜區域701上，且所述第 一 N+區域703與所述第二 N+區域704對稱，所述第一 N+區域703和所述P+區域702之 間存在第三間隙，所述第二 N+區域704和所述P+區域702之間存在第四間隙；SAB 205，位於所述第一 N+區域703上、所述第二 N+區域704上、所述P+區域702 上，且位於所述第三間隙和所述第四間隙上。本實施例通過選擇PMOS勢阱的離子注入次數以及每次離子注入的具體工作電 壓，最終也可得到七種不同擊穿電壓的齊納二極體，這七種擊穿電壓的範圍為5V 8V，且 得到的齊納二極體的擊穿電壓大於現有技術得到的齊納二極體的擊穿電壓。如當先後注 入1.8V PMOS勢阱、5V PMOS勢阱時，得到的齊納二極體的擊穿電壓為5. 2V;當只注入5V PMOS勢阱時，得到的齊納二極體的擊穿電壓為6. 5V。實施例3如圖8所示，本實施例用於製備同時用STI和SAB做隔離的齊納二極體，包括
S300，在P型襯底內製備對稱分布的第一 STI和第二 STI ；S310，在所述P型襯底內形成N型漂移區域，且進行第一次退火處理；S320，在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域與 所述N型離子注入共同構成N型摻雜區域，所述N型離子注入包括PMOS勢阱的離子注入；S330，在所述第一 STI和所述第二 STI之間的N型摻雜區域內注入P型離子，形成 P+區域，且所述第一 STI和所述P+區域間存在第一間隙，所述第二 STI和所述P+區域間存 在第二間隙；在所述第一 STI、所述第二 STI、所述P+區域、所述第一間隙和所述第二間隙外 的N型摻雜區域的兩端內分別注入N型離子，形成第一 N+區域和第二 N+區域；S340，進行第二次退火處理；S350，在所述第一 N+區域上、所述第二 N+區域上、所述P+區域上、所述第一間隙 上和所述第二間隙上製備SAB。本實施例與實施例1的區別在於實施例1中P+區域與第一 STI和第二 STI之間 沒有間隙，而本實施例中P+區域與第一 STI之間有第一間隙，P+區域與第二 STI之間有第 二間隙，且在第一間隙和第二間隙上製備了 SAB。其餘各個步驟的具體實現方式與實施例1 相同，在此不再贅述。採用本實施例方法製備得到的齊納二極體如圖9所示，包括P 型襯底 900;NGRD 901a，位於所述P型襯底900上；PMOS勢阱901b，位於所述NGRD 901a上；所述PMOS勢阱901b和所述NGRD 901a 共同構成N型摻雜區域901 ；P+區域902，位於所述N型摻雜區域901上的中間位置；第一 N+區域903和第二 N+區域904，均位於所述N型摻雜區域901上，且所述第
一N+區域903與所述第二 N+區域904對稱；第一 STI 906a和第二 STI 906b，均位於所述第一 N+區域903、第二 N+區域904和 P+區域904外的N型摻雜區域901上，且第一 STI 906a和P+區域904間存在第一間隙，第
二STI 906b和P+區域904間存在第二間隙；SAB 905，位於所述第一 N+區域903上、所述第二 N+區域904上、所述P+區域902 上、所述第一間隙和所述第二間隙上。本實施例通過選擇PMOS勢阱的離子注入次數以及每次離子注入的具體工作電 壓，最終可得到七種不同擊穿電壓的齊納二極體，且這七種擊穿電壓的範圍為5V 8V，且 得到的齊納二極體的擊穿電壓大於現有技術得到的齊納二極體的擊穿電壓。如當先後注 入1.8V PMOS勢阱、5V PMOS勢阱時，得到的齊納二極體的擊穿電壓為5. 6V;當只注入5V PMOS勢阱時，得到的齊納二極體的擊穿電壓為6. 8V。上述三個實施例都是通過選擇PMOS勢阱離子摻雜的次數和PMOS勢阱離子摻雜的 工作電壓，可得到具有不同擊穿電壓的齊納二極體，且得到的齊納二極體的擊穿電壓大於 現有技術得到的齊納二極體的擊穿電壓；採用現有技術中製備NGRD和PMOS勢阱的方法來 完成N型摻雜區域的注入，降低了生產成本。雖然本發明己以較佳實施例披露如上，但本發明並非限定於此。任何本領域技術 人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
權利要求
1.一種齊納二極體的製備方法，其特徵在於，至少包括在P型襯底內形成N型漂移區域，且進行第一次退火處理；在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域和所述N型 離子注入共同形成N型摻雜區域，所述N型離子注入包括P溝道金屬氧化物半導體勢阱的 離子注入。
2.根據權利要求1所述的齊納二極體的製備方法，其特徵在於，所述P溝道金屬氧化物 半導體勢阱的工作電壓為1.8￥、5￥或60乂。
3.根據權利要求1所述的齊納二極體的製備方法，其特徵在於，所述形成N型漂移區域 包括在所述P型襯底內注入摻雜濃度範圍為IO12 IO13CnT2的磷離子。
4.根據權利要求1所述的齊納二極體的製備方法，其特徵在於，在形成所述N型摻雜區 域之後，還包括在所述N型摻雜區域內的中間位置注入P型離子，形成P+區域；在所述N型摻雜區域 的兩端分別對稱的注入N型離子，形成第一 N+區域和第二 N+區域，所述第一 N+區域與所 述P+區域間存在第三間隙，所述第二 N+區域與所述P+區域間存在第四間隙；進行第二次退火；在所述第一 N+區域上、所述第三間隙上、所述P+區域上、所述第四間隙上和所述第二 N+區域上製備矽化物掩蔽層。
5.根據權利要求1所述的齊納二極體的製備方法，其特徵在於，在注入所述N型漂移區 域之前，還包括在所述P型襯底內製備對稱分布的第一淺溝槽隔離和第二淺溝槽隔離。
6.根據權利要求5所述的齊納二極體的製備方法，其特徵在於，在形成所述N型摻雜區 域之後，還包括在所述第一淺溝槽隔離和所述第二淺溝槽隔離之間的N型摻雜區域內全注入P型離 子，形成P+區域；在所述第一淺溝槽隔離、所述第二淺溝槽隔離和所述P+區域外的N型摻 雜區域內分別注入N型離子，形成第一 N+區域和第二 N+區域；進行第二次退火處理；在所述第一 N+區域、P+區域和所述第二 N+區域上製備矽化物掩蔽層。
7.根據權利要求5所述的齊納二極體的製備方法，其特徵在於，在形成所述N型摻雜區 域之後，還包括在所述第一淺溝槽隔離和所述第二淺溝槽隔離之間的N型摻雜區域內注入P型離子， 形成P+區域，且所述第一淺溝槽隔離和所述P+區域間存在第一間隙，所述第二淺溝槽隔離 和所述P+區域間存在第二間隙；在所述第一淺溝槽隔離、所述第二淺溝槽隔離、所述P+區 域、所述第一間隙和所述第二間隙外的N型摻雜區域內分別注入N型離子，形成第一 N+區 域和第二 N+區域；進行第二次退火處理；在所述第一 N+區域上、所述第二 N+區域上、所述P+區域上、所述第一間隙上和所述第 二間隙上製備矽化物掩蔽層。
8.根據權利要求4或6或7所述的齊納二極體的製備方法，其特徵在於，所述第二次退 火處理的溫度範圍包括時間範圍包括1000°C至1050°C，時間範圍為5秒至45秒。
9.根據權利要求4或6或7所述的齊納二極體的製備方法，其特徵在於，所述注入N型離子包括在所述N型摻雜區域內注入劑量範圍為lX1015cm_2至6X1015cm_2、能量範圍為 30keV至80keV的砷離子；或者是所述N型摻雜區域501內注入劑量範圍為lxl015Cm_2至 5xl015CnT2、能量範圍為20keV至40keV的磷離子，形成第一 N+區域和第二 N+區域。
10.根據權利要求4或6或7所述的齊納二極體的製備方法，其特徵在於，所述注入P 型離子具體包括在所述N型摻雜區域內注入劑量範圍為lX1015cm_2至4X1015cm_2、能量範圍 為3keV至8keV的硼離子，形成P+區域。
11.根據權利要求1所述的齊納二極體的製備方法，其特徵在於，所述第一次退火處理 的溫度範圍包括1050°C至1150°C，時間範圍包括10至120分鐘。
全文摘要
一種半導體技術領域的齊納二極體的製備方法，至少包括在P型襯底內形成N型漂移區域，且進行第一次退火處理；在所述N型漂移區域內進行1次或多次N型離子注入，所述N型漂移區域和所述N型離子注入共同形成N型摻雜區域，所述N型離子注入包括PMOS勢阱的離子注入。本發明通過選擇PMOS勢阱離子摻雜的次數和PMOS勢阱離子摻雜的工作電壓，可得到具有不同擊穿電壓的齊納二極體，且齊納二極體的擊穿電壓比較大；採用現有技術中製備NGRD和PMOS勢阱的方法來完成N型摻雜區域的注入，降低了生產成本。
文檔編號H01L21/265GK102117747SQ20111002861
公開日2011年7月6日 申請日期2011年1月26日 優先權日2011年1月26日
發明者劉正超, 唐樹澍, 沈亮 申請人:上海宏力半導體製造有限公司