一種NOR型快閃記憶體式存儲器的製作方法與工藝

2023-04-29 20:43:46

本申請涉及數據存儲技術領域，尤其涉及一種NOR型快閃記憶體式存儲器。

背景技術：
NOR型(或非邏輯型，亦稱Linear技術)快閃記憶體式存儲器是一種非揮發性半導體存儲器，主要由存儲單元陣列和外圍電路構成。外圍電路主要包括行解碼電路(X-Decoder)、列解碼電路(YMUX)和源線驅動電路(SL-driver)，其中，行解碼電路用於驅動存儲單元陣列的字線，列解碼電路用於驅動存儲單元陣列的位線。為提高讀取速度，現有NOR型快閃記憶體式存儲器的存儲單元陣列通常被劃分為相互獨立的多個個子陣列(CellArray)，多個子陣列排成一行，每個子陣列都擁有各自的行解碼電路、列解碼電路和源線驅動電路，使得存儲器佔用面積過大。

技術實現要素：
有鑑於此，本申請目的在於提供一種NOR型快閃記憶體式存儲器，以解決現有NOR型快閃記憶體式存儲器外圍驅動電路佔用面積過大的問題。為實現上述目的，本申請提供如下技術方案：一種NOR型快閃記憶體式存儲器，包括存儲單元陣列和外圍電路；所述外圍電路包括2P個行解碼電路、2P個列解碼電路和P個源線驅動電路；所述存儲單元陣列包括P個雙陣列單元，每個所述雙陣列單元包括2個子陣列；P為正整數；所述子陣列與所述行解碼電路通過字線一一對應連接；所述子陣列與所述列解碼電路通過位線一一對應連接；每個所述雙陣列單元對應一個所述源線驅動電路，所述子陣列通過源線連接於與所述子陣列所屬的雙陣列單元相對應的源線驅動電路。優選地，所述P個雙陣列單元按n行k列的矩陣形式排列；k，n為正整數。優選地，當n>1時，所述列解碼電路包括本地列解碼電路；所述外圍電路還包括一個全局列解碼電路；所述全局列解碼電路與靈敏放大器電路連接，所述全局列解碼電路通過全局位線與所述本地列解碼電路連接；所述全局列解碼電路用於對列地址進行解碼，以得到並選通所述列地址對應的全局位線。優選地，所述存儲器通過以下方式進行數據讀取：同時將所述子陣列的源線通過源線驅動電路接地；所述行解碼電路對欲讀取數據的行地址進行解碼，得到與所述行地址對應的字線；所述本地列解碼電路對所述欲讀取數據的列地址進行解碼，並選通解碼得到的與所述列地址對應的位線，所述全局列解碼電路對所述欲讀取數據的列地址進行解碼，並選通解碼得到的與所述列地址對應的全局位線；對所述與所述行地址對應的字線進行充電，同時通過所述靈敏放大器電路感測通過所述被選通的全局位線輸送的、所述被選通的位線的電流值；將充電結束時靈敏放大器電路感測的電流值I與參考電流值I0進行比較，根據所述比較結果得到所述欲讀取數據。從上述的技術方案可以看出，本申請將存儲單元陣列劃分為偶數個子陣列，且每兩個子陣列共用一個源線驅動電路。相對於現有技術，在存儲單元陣列總容量一定、保證讀取速度的前提下，本申請實施例大大減少了源線驅動電路的個數，從而大大減少了存儲器的佔用面積，解決了現有技術的問題。附圖說明為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1為本申請實施例一提供的NOR型快閃記憶體式存儲器的結構原理圖；圖2為本申請實施例一提供的NOR型快閃記憶體式存儲器的單個雙陣列單元與其外圍電路的結構示意圖；圖3為本申請實施例二提供的NOR型快閃記憶體式存儲器的結構原理圖；圖4為本申請實施例二提供的NOR型快閃記憶體式存儲器的單個雙陣列單元與其外圍電路的結構示意圖。具體實施方式下面將結合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例。基於本申請中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬於本申請保護的範圍。本申請實施例公開了一種NOR型快閃記憶體式存儲器，以解決現有NOR型快閃記憶體式存儲器佔用面積過大的問題。參照圖1，本申請實施例一提供的NOR型快閃記憶體式存儲器，由存儲單元陣列和外圍電路組成。其中，外圍電路包括2P個行解碼電路21(即X-decoder)、2P個列解碼電路22(即YMUX)和P個源線驅動電路23(即CommonSL-driver)，P為正整數。存儲單元陣列包括P個雙陣列單元，每個雙陣列單元由2個相同的子陣列1(即CellArray)組成，即存儲單元陣列包括2P個子陣列1；每個雙陣列單元對應一個源線驅動電路23，且該雙單元陣列中的兩個子陣列1分別通過源線與源線驅動電路23連接；子陣列1與行解碼電路21通過字線一一對應連接；子陣列1與列解碼電路22通過位線一一對應連接。單個雙陣列單元及與其相關外圍電路的結構示意圖如圖2所示。讀取存儲器中數據時，數據地址包括行地址(Xaddress)和列地址(Yaddress)兩部分。假設欲讀取地址(X1，Y1)中存儲的數據(X1為行地址，Y1為列地址)，對上述結構的NOR型快閃記憶體式存儲器進行數據讀取操作時，過程如下：源線驅動電路23將源線接到地電位，驅動相應的子陣列；與此同時，行解碼電路21和列解碼電路22同時響應地址變化：行解碼電路21對行地址X1進行解碼，得到該行地址X1對應的字線並選中；列解碼電路22對列地址Y1進行解碼，得到該列地址Y1對應的位線並選中；列解碼電路22選中的位線被連接至靈敏放大器電路輸入埠。對行解碼電路21選中的字線進行充電，同時靈敏放大器電路輸入埠感測與其連接的位線上的電流；當字線充電完成時(即被選中的位線上的電流穩定時)，將靈敏放大器電路輸入埠感測的電流值I與參考電流值I0進行比較，得到地址(X1，Y1)中存儲的數據D；如，I>I0，則D＝0；I1；n和k的具體值根據應用需要而定。其中，每個雙陣列單元對應一個源線驅動電路23，且該雙單元陣列中的兩個子陣列1分別通過源線與源線驅動電路23連接；子陣列1與行解碼電路21通過字線一一對應連接；子陣列1與本地列解碼電路22』通過位線一一對應連接。全局列解碼電路24通過全局位線(即Globalbitline)與本地列解碼電路22』連接；全局列解碼電路24還與靈敏放大器(SenseAmplifier，簡稱SA)電路3連接。單個雙陣列單元及與其相關外圍的電路的結構示意圖如圖4所示。假設欲讀取地址(X2，Y2)中存儲的數據(X2為行地址，Y2為列地址)，對上述結構的NOR型快閃記憶體式存儲器進行數據讀取操作時，過程如下：源線驅動電路23將源線接到地電位，驅動相應的子陣列；與此同時，行解碼電路21、本地列解碼電路22』和全局列解碼電路24同時響應地址變化：行解碼電路21對行地址X2進行解碼，得到該行地址X2對應的字線並選中；本地列解碼電路22』對列地址Y2進行解碼，得到該列地址Y2對應的位線並選中該位線，全局列解碼電路24對列地址Y2進行解碼，得到該列地址Y2對應的全局位線，並選中該全局位線，被選中的位線上的電流通過被選中的全局位線輸入全局列解碼電路24，並最終輸入靈敏放大器電路3的輸入埠。對行解碼電路21選中的字線進行充電，同時靈敏放大器電路3輸入埠感測與被選中的位線上的電流；當字線充電完成時(即被選中的位線上的電流穩定時)，將靈敏放大器電路3輸入埠感測的電流值I與參考電流值I0進行比較，得到地址(X2，Y2)中存儲的數據D；如，I>I0，則D＝0；I1的情況，假設每行本地列解碼電路解碼得到列地址對應的位線共j條，則存儲器陣列被選中的位線總數為n*j>j，即列地址對應的位線總數大於數據通道的數量；本實施例通過連結本地列解碼電路和全局列解碼電路的全局位線增加數據通道的數量，使位於同一列不同行的位線的數據均得以輸出。源線驅動由上述結構及讀取過程可知，本申請將根據存儲器的尺寸要求，將P個單元排列為n行k列的矩陣，同時通過增加全局解碼電路並通過全局位線將每個子陣列的本地列解碼電路分別與該全局解碼電路連接，使位於同一列不同行的位線的數據均得以輸出；相對於現有技術多個子陣列只能位於同一行內，本申請實施例能更充分的利用空間，使得容量一定的存儲器具有多種可能的長寬值，滿足不同的應用需求。本領域普通技術人員可以理解實現上述實施例方法中的全部或部分流程，是可以通過電腦程式來指令相關的硬體來完成，所述的程序可存儲於一計算機可讀取存儲介質中，所述程序在執行時，可包括如上述各方法的實施例的流程。其中，所述的存儲介質可為磁碟、光碟、只讀存儲記憶體(Read-OnlyMemory，ROM)或隨機存儲記憶體(RandomAccessMemory，RAM)等。對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本申請。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本申請的精神或範圍的情況下，在其它實施例中實現。因此，本申請將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。