用於改進數據吞吐量的寫入緩衝器的串行外圍接口(spi)裝置的製作方法
2023-04-30 10:17:01 2
專利名稱：用於改進數據吞吐量的寫入緩衝器的串行外圍接口(spi)裝置的製作方法
技術領域：
本發明一般涉及串行外圍接口。更具體地，本發明涉及為改進串行外圍接口數據吞吐量而避免寫入衝突出現。
背景技術：
串行外圍接口(SPI)是摩託羅拉MC68HC11A8微控制器中所包含的兩種獨立的串行通信子系統之一。如同其名稱所示一樣，SPI主要是用作允許微控制器單元(MCU)與外部設備進行通信。在摩託羅拉串行外圍接口系統中的中央元件是包含有移位寄存器和讀取數據緩衝器的模塊。該系統在傳送方向是單向緩衝，而在接收方向是雙向緩衝的。該事實就意味著在當前的數據字節傳輸完成之前，要傳輸的後續數據字節是不能寫入至移位器中的；但是，接收到的數據可傳輸至並行讀取數據緩衝器中，從而移位器可以隨意接收第二串行字符。只要在下一串行字符要傳送之前從讀取數據緩衝器中讀取第一字符，則不會產生寫入衝突的狀態。
如果在傳送處於進程中的同時對數據寄存器進行寫入，則會出現寫入衝突。由於數據寄存器在傳送方向並非是雙向緩衝的，則對數據寄存器的寫入將使得數據直接寫入到SPI移位寄存器中。由於這樣的寫入將會破壞任何處於進程中的傳送，從而產生寫入衝突出錯。傳送仍然繼續，同時導致出錯的寫入數據並沒有寫入到移位器中。在摩託羅拉SPI中避免寫入衝突會導致數據吞吐量降低。當請求傳送新的數據字節時，軟體驅動器必須指示精確的時刻。軟體驅動器定位於CPU電平，並且整體考慮MCU到MCU通信中所有主-從寄存器的寫入衝突問題。軟體驅動器並非位於每一局部SPI上，因此，它會佔用系統的時間損失和數據吞吐量。
圖1示出代表現有SPI電路圖的示意圖。SPI子系統100包括串行主移位寄存器102、串行從移位寄存器110以及並行從移位寄存器130。該電路所固有的問題要求軟體驅動器要等待當前的數據字節傳輸完成以及另一個必需的控制命令，以避免寫入衝突。
從CPU(未示出)中將並行數據載入到數據輸入總線101DataInBus以及串行從移位寄存器110中。當主時鐘為高時，串行數據首先移位至主移位寄存器102。當串行數據從串行主寄存器102中串行移位至串行從寄存器110中時，來自於CPU以及數據輸入總線101DataInBus中的先前並行數據左移一比特並進入到串行主寄存器102中。在所有的數據從串行輸入103偏移至串行主寄存器102之後，並且在先前數據從串行從寄存器110中移回到串行主寄存器102之後，來自於CPU的後續數據以並行的模式載入到串行從寄存器110中。CPU處的軟體驅動器(未示出)密切監視這些數據傳輸，以避免數據出錯。
SPI100也還具有軟體驅動器(未示出)，跟蹤SPI傳輸狀態的比特計數器，以及對SPI提供載入控制信號的有限狀態機(FSM)控制器，將「接收準備」信號傳送給CPU並報告任何寫入衝突錯誤。
當SPI100沒有完成將當前數據字節從串行主寄存器102傳送到串行從寄存器110中時，寫入衝突就發生了，同時後續的數據字節已經傳送到串行從寄存器110中。為了避免寫入衝突，軟體驅動器必需清楚當前數據傳送在何時完成，並且等待諸如寫入衝突信號、接收存儲信號、接收準備好信號等其它控制命令，以允許傳送後續的數據字節。因此，時鐘信號延長，同時SPI100的數據吞吐量受損。
人們試圖解決串行外圍接口裝置的這些主要缺點。在U.S.專利申請號.4,816,996中由Susan C.Hill等提出名為「Queued Serial Peripheral Interface forUse in Data Processing System」的專利中揭示了這種嘗試(以下稱為』996專利)。在』996專利中，經過改進的串行外圍接口通過使用具有隊列指針的存儲器裝置以及耦合到主從輸入/輸出緩衝器的數據串行器來減少控制數據處理設備部分所需的幹預量。存儲裝置存儲接收到的數據和要傳輸的數據，以及每一串行傳送的命令。依照每一傳送所特有的命令來執行該串行傳送。該命令將隊列指針改為符合該特定的數據字節，並改進傳送的效率，從而減少控制器對每一數據傳送的幹預。換言之，』996專利的串行外圍接口包括為改進串行傳送而設置的存儲器裝置、串行器、命令/控制、隊列指針以及輸入/輸出緩衝器。最終的結果就是串行傳送有效率，為實現給定的數據傳送而減少控制器的幹預。
串行外圍接口裝置的吞吐量需要一種簡單經濟的改進。
發明內容
相應地，通過串行外圍接口裝置而實現的本發明目的是在當前數據字節從第一寫入緩衝器中經由該裝置串行地傳送同時，用第二並行寫入緩衝器來使能控制處理單元(CPU)以載入後續的數據字節。具有兩個並行寫入緩衝器的串行外圍接口無需等待先前數據字節以完成串行傳送，並無需避免數據衝突和後續數據字節傳送的其它控制命令。由於軟體驅動器無需為在載入要傳輸的後續字節之前無數據衝突地完成當前數據字節傳送而監視主從寄存器，因此第二並行寫入緩衝器減輕了軟體驅動器的負擔。這樣，狀態機和第二寫入緩衝器處於門電平，並且通過將早期的「載入啟動」信號提供給軟體驅動器來有效地簡化軟體驅動器的監視功能。
僅僅是在有限狀態機控制器檢查了兩個信號主寫入緩衝器的狀態以及第二並行寫入緩衝器的狀態之後，後續的數據字節才會傳送到該第二並行寫入緩衝寄存器。隨後，當載入使能具備且寫入緩衝器可用時，狀態機控制器命令後續的數據字節從第二並行寫入緩衝器傳送至主寫入緩衝器。當比特計數器計數到先前數據比特(佔用主寫入緩衝器)串行傳送的前一半、而並非等待串行傳送完成以及其它的控制命令時，對於第二寫入緩衝器來說，載入使能已經具備。因此，第二並行寫入緩衝器可避免主時鐘延長並且自然地改進了數據吞吐量，而無需使用複雜而昂貴的外部設備。
圖1示出了現有技術串行外圍接口的詳細框圖。
圖2A和2B示出了依照本發明具有雙重寫入緩衝器的強化串行外圍接口(圖2A)的框圖，及其相關的有限狀態機控制器(圖2B)。
圖3(在圖3A和3B兩部分中示出)示出了依照本發明、具有雙重寫入緩衝器以改進吞吐量的強化串行外圍接口的時序圖。
圖4示出現有技術串行外圍接口和依照本發明具有寫入緩衝器的串行外圍接口的吞吐量性能之間的比較。
圖5A到5C示出了依照本發明使用寫入緩衝器來改進數據吞吐量的CPU軟體驅動器的流程圖。
圖6A到6C示出了本發明控制有限狀態機(FSM)的流程圖，該狀態機將命令控制信號提供給本發明的串行外圍接口，並且與應用本發明的整體系統環境進行通信。
具體實施例方式
參照圖2A，新強化模式SPI200框圖的示例性實施例包括用作為第二並行寫入緩衝器250的新寄存器鎖存。它的目的是在先前數據字節仍在傳輸的同時，在並行輸入數據總線DataInBus252上接收輸入數據內容並且將其存儲。強化SPI200包括串行主寄存器202、串行從寄存器210、並行從寄存器230以及第二並行寫入緩衝器250。
串行寄存器202和210耦合在一起，用於通過串行輸出SerialOut 216串行地傳送數據。(數據也可通過串行輸入SerialIn 203串行地接收，並由串行寄存器轉換成總線DataOutBus 232的並行輸出。)主寄存器202的輸出耦合到從寄存器210的輸入，而從寄存器210的輸出耦合到串行輸出SerialOut 216以及通向主寄存器202輸入的反饋總線218。串行寄存器202和210最好都包括耦合到時鐘觸發器207或215(或其它鎖存電路)的多路復用器205和213。並行從寄存器230和用作寫入緩衝器的並行主寄存器250最好包括時鐘觸發器或其它鎖存電路。所有的寄存器元件，包括它們的連接線，通常都是字節寬度，除了反饋總線218，它只有7比特寬度，且使得從寄存器輸出6:0偏移至主寄存器輸入7:1，藉此形成一串行移位寄存器。施加載入控制信號LoadParMst、LoadSerMst、LoadSerSlv以及LoadParSlv，以控制串行寄存器的多路復用器205和213(它們隨後從寫入緩衝器250的輸出中選定輸入D1)的輸入，並且寄存並行寄存器230和250的時鐘輸入，如圖2A所示。觸發器207和215由各自的主和從時鐘信號MCK和SCK進行鎖存。
除了SPI移位寄存器電路200之外(圖2A)，還有不同於現有技術中的有限狀態機控制器的有限狀態機(FSM)控制器260(圖2B)。在SPI 200中，有限狀態機(FSM)控制器260代替現有技術中的軟體驅動器來監視數據傳輸。有限狀態機控制器260使用「傳送緩衝器滿」(TxBufFull)以及「載入使能」(LDEN)將載入後續數據字節的信號送到第二並行寫入緩衝器250中。FSM控制器260同時也對SPI200提供載入控制信號。
串行外圍接口裝置200在當前數據字節通過其正在傳送的同時，用第二並行寫入緩衝器250來存儲後續的數據字節。因此，具有第二並行寫入緩衝器250的串行外圍接口裝置200無需等待當前數據字節完成串行傳送，以及避免寫入衝突的其它控制命令。僅僅是在由軟體驅動器所驅動的CPU檢查了兩個新信號FSM260所產生的載入使能(LDEN)的狀態以及寫入緩衝器(TxBufFull)的狀態之後，隨後的數據字節才會傳送到第二並行寫入緩衝器250中。隨後，當載入使能(LDEN)具備(高)且並行寫入緩衝器250可用(TxBufFull為低)時，軟體驅動CPU命令後續的數據字節傳送到第二並行寫入緩衝器250中。在比特計數器270計數到先前數據字節串行傳送的前一半，而並非等待串行傳送完成以及其它避免寫入衝突的控制命令時，載入使能具備。因此，寫入緩衝器250避免了主時鐘MCK延長同時自然地改進了SPI裝置200的數據吞吐量。
圖3(圖3A和3B兩部分)示出了時序圖300，圖示了第二並行寫入緩衝器250避免主時鐘MCK302延長的方式，以及由此而改進了數據吞吐量。如上所述，在表示摩託羅拉晶片的SPI100中出現的主時鐘(MCK)延長是由於軟體驅動器等待當前數據字節傳送完成以及其它避免寫入衝突的命令而導致的。
事件a、b、c和d的序列表示當前數據字節的串行傳送。由於有第二並行寫入緩衝器250，主時鐘302沒有延長。信號ParMstBus表示並行寫入緩衝器250的輸出，信號SerMstBus表示串行主寄存器202的輸出，同時信號SerSlvBus表示串行從寄存器210的輸出，其最高有效位形成了串行輸出信號SerialOut，同時其它七比特形成了到串行主寄存器的反饋。
在比特0的時隙期間發生事件j(載入寫入緩衝器250)。第二並行寫入緩衝器250的載入促使有限狀態控制器260將第二寫入緩衝器250的狀態設為信號316TxBufFull。該信號316 TxBufFull代替了現有技術中其它的避免寫入衝突信號。軟體驅動器在嘗試傳輸新的字節之前總是應該核對信號316 TxBufFull，以在其沒有清除傳送循環之前避免出現寫入衝突(參見流程圖500)。該信號316 TxBufFull在對軟體驅動CPU提供必需的反饋的過程中滿足單個的字節傳送。為了創建通過SPI200接收和傳送的數據的連續流，則需要由FSM 260產生另一信號LDEN。
由事件e和f的時序示出並行寫入緩衝器250到串行從寄存器210中的載入。由於從時鐘信號303 SCK在事件e的時間中持續為高，則由CPU完成的直接到串行從寄存器210中的載入將會導致寫入衝突。最好是CPU將後續的數據字節載入到第二並行寫入緩衝器250。在串行主載入信號309 LoadSerMst的正脈衝之外的主時鐘302 MCK為低。由於串行主寄存器202的多路復用器從寫入緩衝器250中接收數據，並且由於載入串行主信號309LoadSerMst為高，則在事件e的時間內串行從寄存器210和串行主寄存器202之間的連結關閉。由於從時鐘303 SCK為高，則由時間f所指定，新的數據字節立即傳送至串行從寄存器210。可以知道，只有經過事件d，才可以將新的字節載入到串行主寄存器202或者串行從寄存器210(事件e或f)。否則，所接收的字節將會丟失。為了該目的，當請求新的字節傳送很安全時，從有限狀態機控制器260中發出一信號。該信號為載入使能315 LDEN，同時在傳送串行數據比特0、1、2和3期間聲明(assert)。在比特槽4、5、6和7期間載入使能315為低。即便軟體驅動CPU在載入使能315 LDEN變低之前獲取高的載入使能LDEN，三個比特槽(4、5和6)也會對軟體驅動CPU給予充分的時間，以通過產生一傳送請求信號317 TxREQ脈衝來更新輸入數據318 DataInBus和載入並行寫入緩衝器250，而不會溢出比特槽7。串行時鐘頻率必須比主CPU系統時鐘314 Phi足夠慢。
結論就是，軟體驅動CPU在嘗試由信號傳送請求317 TxBEQ做出的新字節傳送請求之前，測試出寫入緩衝的狀態TxBufFull為低，以及載入使能的狀態315LDEN為高。這兩個新的信號包含在SPI狀態寄存器(未示出)中。由於軟體驅動器在當前字節傳送期間具有充足的時間來載入要傳送的新字節，則主時鐘302MCK或從時鐘303 SCK不會出現延長，因此就可以實現高的吞吐量。
圖4A和4B示出了將代表現有技術的典型SPI 100(圖1)和依照本發明的SPI 200(圖2)的數據傳送相比較的時序圖400和401。為了比較，提供了從時鐘信號SCK、來自串行主寄存器MOSI的數據輸出以及來自串行從寄存器MISO的數據輸出。圖4A所示的現有技術數據傳送揭示了先前數據組和後續數據組之間的多個間隙(gap)410。這些間隙410是由外部的CPU控制命令以及對當前數據字節完成串行傳送的相關等待而導致的。間隔410可以更大，這要取決於CPU及其波特率。字節速率越慢，間隙410也會越大，出現寫入衝突的機會也就越小。字節速率越快，間隙410越窄，而出現寫入衝突的機會也就越高。相比之下，本發明中的從時鐘SCK的時序404(以及類似的數據輸出)示出沒有間隙出現，這是因為寫入緩衝器250允許有限狀態機控制器260僅僅是等待載入使能信號316(LDEN)以及寫入緩衝器315的狀態TxbuffFull。
在本發明的另一方面，在圖5和圖6中示出了在串行外圍接口裝置200(圖4)中串行移動數據的方法。圖5A到5C表示軟體驅動器的流程圖。
在進入SPI子程序之後，傳輸請求信號TxBEQ的脈衝(步驟502)使得要被傳送的數據第一字節從數據輸入總線252載入到並行主寄存器(寫入緩衝器)250中。並行主寄存器250立即刷新串行寄存器202或210之一。字節以SPI模式0或2載入到串行主寄存器202中。字節以SPI模式1或3載入到串行從寄存器210中。
從SPI狀態寄存器中讀取載入使能信號LDEN並核對其是否為高(步驟504)。如果不是，則繼續核對，直到LDEN為高時為止。當LDEN為高時，信號TxREQ的另一脈衝(步驟506)從數據輸入總線252中將下一個數據字節載入到並行主寄存器250中。在LDEN再次變高之前，TxBufFull在先前比特7時隙結束時被清除。因此如果在先前比特7的時隙期間在並行主寄存器250中已經出現新的字節，由CPU測試高的LDEN已經足夠，則同時測試TXBufFull為低是多餘的。而且，由於SPI串行時鐘SCK將停止，在最後的字節之後(當並行主寄存器250中沒有新字節時)LDEN將不會再次變高。因此，為了檢測出最後字節傳輸完成，CPU必需測試低的TxBufFull(參見步驟522)。
在將下一字節載入到並行主寄存器之後(步驟506)，TxBufFUll在此時仍然為高。該軟體從SPI狀態寄存器中讀取LDEN並核對LDEN是否為低(步驟508)，以確知傳輸正在進行，而避免TxREQ的假觸發出現。
其次，CPU從SPI狀態寄存器中讀取準備信號RxRDY，並且核對RxRDY是否為高(步驟510)。如果不是，則核對繼續，直到RxRDY變高為止。當RxRDY為高時，來自並行從寄存器230中的字節通過數據輸出總線232傳送到RAM上由地址指針所指定的位置(步驟512)。然後地址指針重新指向下一RAM位置(要傳送的下一字節和/或下一進入字節的下一位置)(步驟514)。
如果沒有要傳送的最後字節(步驟516)，則流程回復至核對LDEN(步驟504)。否則，從SPI狀態寄存器中讀取並核對RxRDY，以確知它是否為高(步驟518)。如果不是，則CPU繼續核對，直至RxRDY變高為止。當RxRDY為高時，最後接收的字節連同先前字節一同傳送至RAM中由地址指針所指定的當前地址。然後TxBufFull被讀取並被核對(步驟522)，直到它復位為止。然後執行SPI驅動器子程序。
圖6A到6C表示控制FSM流程圖。當SPI被重新設置時，有限狀態機控制器(圖2B中的260)開始操作。隨後它等待傳送請求信號TxREQ，重複核對(步驟604)，直至它變高為止。隨後，FSM控制器260根據SPI模式來籤發LoadSerMst脈衝或LoadSerSlv脈衝(步驟606)。以SPI模式0或2載入串行主寄存器202(當期望實現通過DataOutBus 232的並行輸出時使用)，並以SPI模式1或3載入串行從寄存器210(當期望實現通過SeiralOut線216的串行輸出時使用)。
然後FSM控制器260等待，直至比特0時隙出現為止(步驟608)。圖2B中的比特計數器270用作為FSM控制器260的從裝置。一旦比特0時隙出現，則載入使能信號LDEN變高(步驟610)。隨後FSM控制器260等待TxREQ變高，比特4時隙出現(步驟612和616)。當TxREQ為高時，則控制器260將TxBufFull設置為高(步驟614)。當比特4時隙出現時，控制器260復位LDEN為低(步驟618)。然後控制器260再次等待TxREQ為高和比特時隙(步驟620和624)。但TxREQ為高時，控制器260再次設置TxBufFull為高(步驟622)。當比特7時隙出現時，流程進入至LoadParSlv脈衝(步驟626)。注意，對於比特7時隙來說，傳送請求(TxREQ)是不可接受的。即便CPU在比特3時隙將要結束時(僅僅是LDEN要在比特槽4中重設成低之前)採樣到了高的LDEN，CPU也必需要有足夠的時間(3比特時隙)來籤發其TxREQ。
LoadParSlv脈衝(步驟626)將接收到的字節存儲在並行輸出緩衝器230中。隨後接收準備信號RxRDY設為高(步驟628)並且(因為主時鐘MCK仍然為低，則以所有的SPI模式)籤發出LoadSerMst(步驟630)。控制器260然後等待來自CPU的RxSVD信號(步驟632)。在RxSVD變高之後，控制器260等待比特0時隙再次出現(步驟634)。在比特0時隙期間，信號TxBufFull被重新設置為低，LDEN被設為高(步驟636和638)。
僅僅是由傳送結束時出現的SPI復位來終止狀態機260。直到這時，控制器的流程回復(步驟640)以等待高的TxREQ以及比特4時隙，重複該流程中的後續步驟，直至所有的字節被傳送為止。
雖然對示例性實施例做出了特定的說明，但是本領域一般技術人員可以認識到在本發明的範圍內可以做出一定的變化和修改。例如，所示的第二並行寫入緩衝器250實現了D型鎖存。一個技術人員可以使用其它類型的鎖存來實現。
還有，在另一實施例中，在本發明較佳實施例中採用的有限狀態機控制器260可以由可編程邏輯陣列(PLA)或微處理器來代替，而不會改變本發明的實質。
權利要求
1.一種串行外圍接口裝置，包括耦合在一起的多個移位寄存器，用於串行地傳送數據；耦合到所述多個移位寄存器的寫入緩衝器；耦合到所述多個移位寄存器的比特計數器，用於跟蹤通過所述裝置傳送的數據字節的比特欄位；以及耦合到所述裝置的有限狀態機控制器，用於控制通過其中的數據傳輸，並通過檢查所述比特計數器的狀態和所述寫入緩衝器的狀態來使後續數據字節能載入所述寫入緩衝器。
2.如權利要求1所述的串行外圍接口裝置，其特徵在於，所述多個移位寄存器包括串行主移位寄存器、以及耦合到所述串行主移位寄存器的輸出的串行從移位寄存器，用於串行地傳送數據。
3.如權利要求2所述的串行外圍接口裝置，其特徵在於，每一個所述主和從串行移位寄存器都包括耦合到時鐘控制觸發器的多路復用器。
4.如權利要求2所述的串行外圍接口裝置，其特徵在於，所述多個移位寄存器還包括耦合到所述串行主移位寄存器的輸出的並行從移位寄存器。
5.如權利要求4所述的串行外圍接口裝置，其特徵在於，所述並行從移位寄存器包括時鐘控制觸發器。
6.如權利要求2所述的串行外圍接口裝置，其特徵在於，所述寫入緩衝器耦合到所述串行從移位寄存器的輸出。
7.如權利要求1所述的串行外圍接口裝置，其特徵在於，所述有限狀態機控制器還控制所述數據字節向所述多個移位寄存器的載入。
8.如權利要求7所述的串行外圍接口裝置，其特徵在於，所述有限狀態機控制器對所述比特計數器的狀態作出響應，從而僅僅在其中傳送當前數據字節的第四比特的時隙時才允許後續數據字節載入到寫入緩衝器中。
9.如權利要求1所述的串行外圍接口裝置通過總線接口耦合到控制處理單元和存儲器模塊，用於在所述寫入緩衝器的輸入處從其接收數據字節。
全文摘要
一種串行外圍接口裝置(200)具有第二並行寫入緩衝器(250)，以在當前數據字節(DO)通過一對串行移位寄存器傳送的同時載入後續的數據字節(DataInBus)，同時避免出現寫入衝突。當比特計數器計數到了先前數據組串行傳送的前一半時，則具備了控制從第二並行緩衝器到移位寄存器的傳送的載入使能(LoadSerSlv)。因此，第二並行寫入緩衝器避免了主時鐘延長，同時增加了系統的數據吞吐量。
文檔編號G06F13/40GK1882902SQ200480034506
公開日2006年12月20日 申請日期2004年11月12日 優先權日2003年11月25日
發明者E·蘭布朗克, B·F·弗洛明 申請人:愛特梅爾股份有限公司