測量時滯誤差的裝置的製作方法
2023-04-30 04:22:11 1
專利名稱：測量時滯誤差的裝置的製作方法
技術領域：
本發明涉及測量視頻信號處理系統中定時誤差的裝置，尤其涉及測量在行同步脈衝躍變和信號處理時鐘脈衝的特定躍變之間的時間寬度或時滯的裝置。
以取樣數據格式處理信號的視頻信號處理裝置一般按取樣時鐘信號所定的時刻對視頻信號取樣，最好取樣時鐘信號與行同步信號有一個固定的關係。此外，為簡化信號處理，最好時鐘信號的頻率為色度副載波頻率的整數倍。假如對標準信號的倍數為，例如，4的偶數，那末每個行間隔中有整數個時鐘周期。假如在取樣時鐘和行同步信號之間保持固定的關係，在依次行上相應的取樣點在垂直方向上是對準的。反之，假如這個關係被改變，在依次行上相應的取樣間隔在垂直方向上就不對準。假如取樣信號在顯示之前被存儲和處理，取樣間隔(因此象素)的垂直方向不對準在重現的圖象上表現為鋸齒的垂直邊緣。例如當視頻信號來自錄相機和影碟機時就會發生這種情況，該信號以取樣數據格式被處理，以提供例如靜止幀面或畫中畫的特殊效果。這問題和相應的介決方法已在題為「具有對非標準信號校準的逐行掃描顯示系統」的美國專利No.4630098中詳細討論。然而為計算取樣誤差或時滯而展示的裝置相對複雜化，並需要較長時間周期來計算各自的時滯誤差。
本發明包括測量作為時鐘周期幾分之一的時滯的裝置，對於器件的參數較不敏感。取樣時鐘信號加在級聯的數量上足以包含一個完整時鐘周期的若干個模擬延遲元件上。每個模擬延遲元件的輸出連接至各自存儲元件的數據輸入端。表示行同步信號的信號加在存儲元件上，並同時將信號鎖入各自存儲元件，因而在存儲元件中截獲取樣時鐘信號的典型周期。解碼電路連接至存儲元件，以檢測(例如)在行脈衝的後沿之前緊鄰的取樣時鐘脈衝的前沿的相對位置。對應於以延遲單元表示的第一躍變的位置除以以延遲單元表示的取樣時鐘周期的寬度的算得的比值表示時滯誤差。
圖1、3和5是幾個可供選擇的時滯測量電路的實施例的方塊圖;
圖2是可以實現圖1裝置的元件22的示範電路的方塊圖;
圖4是用於說明本發明操作的時序圖。
本文中時滯定義為對預定時鐘信號脈衝的預定躍變和計時數據的預定躍變之間的時間寬度的度量。在本文討論的例子中計時數據對應於表示行同步的信號，而躍變是例如行同步脈衝的後沿。最好時鐘信號的預定躍變是尾隨行同步脈衝後沿之後的第一個時鐘脈衝的前沿。然而，這種第一個時鐘脈衝在行同步脈衝的後沿出現時不可用於時間測量。因此該測量是相對於時間上最靠近的時鐘脈衝，例如在行同步的後沿之前的最後那個時鐘脈衝進行的。
先參閱圖4。圖中時間相對於時序波形是從右至左消逝的。標有「取樣時鐘」的波形加在模擬抽頭式的延遲線200上。在元件200中每個小方塊表示一個與其相鄰延遲元件串聯的各個模擬延遲元件。名義上模擬延遲線應該包括足以容納取樣時鐘信號的兩個前沿的元件。來自各個模擬延遲元件的輸出，連接至若干個存儲元件202的各個數據輸入端。行同步信號或由此導出的信號(此後稱Hsync)加在各個存儲元件的控制輸入端。一旦行同步脈衝的後沿到來，駐留在延遲線200的各個模擬延遲元件中的信號被截獲，並被鎖定在各自的存儲元件內。
通過計算在級聯連接的延遲元件的輸入端和在行同步的後沿之前發生的最後時鐘脈衝的負向躍變之間的延遲元件數目就可以測定時滯。(注意沿著存儲元件從左至右，取樣時鐘脈衝的前沿被反相)這個計數值與等於一個取樣周期減去時滯(以延遲間隔為單位表示)的值相對應。為了測定時滯，人們只需測量延遲元件中的一個取樣周期，然後再減去該計數值。最後為了將時滯值歸一為時鐘周期的百分數，此差值要除以取樣周期。例如，假定在Hsync信號的後沿之前的最後時鐘脈衝的正向躍變是從延遲線開始起的A個延遲周期，還假定次後(secondlastmost)脈衝的正躍變是從延遲線開始的B個延遲周期。時鐘脈衝周期以延遲周期為單位等於B-A。換句話說時滯以延遲單位數表示為時滯＝(B-A)-A(1)經歸一化後表示為等於一個時鐘周期的一部分的分數時滯＝ ((B-A)-A)/((B-A)) (2)假如時鐘信號是方波，那末延遲線不必為足以容納二個先前的時鐘脈衝正躍變的那樣長。可以將例如A和C的任何二個相鄰躍變之間的間隔乘以2測得時鐘周期。在使用時滯值處理視頻信號的大多數應用場合，既需要時滯值也需要它的補數。因此一般說可以測量或者時滯值或者它的補數，另一值直接從測量值計算求得。
圖1表示依照本發明的時滯測量電路的第一個實施例。易發生時滯誤差的時鐘輸入信號加在延遲元件(11、12、23)的級聯連接件10上。這些延遲元件可以是具有例如為4毫微秒或更小的固有處理延遲時間的緩衝放大器。該級聯連接件的總延遲時間至少等於一個時鐘周期，每個延遲元件的輸出連接至「D」型鎖存器(13、14、24)序列20的各自一個上。Hsync信號加在所有鎖存器20的時鐘或控制輸入端上，一旦Hsync信號的相應躍變(在時間tO)到來，則支配鎖存器存入在各個延遲元件10的輸出端上呈現的信號值。
一系列與門30連接至依次成對的鎖存器上。每個與門的第一輸入端連接至第一鎖存器的Q輸出端，而第二輸入端連接至下一個依次相鄰的鎖存器的Q輸出端。這樣與門被安排為躍變檢測器，以檢測負向躍變，即，存儲在鎖存器中的時鐘脈衝的前沿或正向躍變。
與門30的輸出端連接至時滯發生器22和各個輸入端。與門30的各個輸出端又連接至或門40的允許菊花鏈的輸入端和第二系列雙輸入與門50的各個輸入端。菊花鏈的輸出接線連接至各個與門50的第二輸入端。起初所有與門50被或門的菊花鏈所禁止。檢測到躍變並最靠近延遲線輸入(最靠近該圖的上部)的其中一個與門30將邏輯「1」值加在與之相連的或門上，該或門本身又產生邏輯「1」，加在所有依次相連的或門上。產生邏輯「1」值的或門啟動分別與之相連的與門系列50，從而通過來自與門30系列的邏輯值。與門50的輸出接線連接至時滯發生器22。
各個與門30中任何一個可以檢測躍變，至少二個與門30會同時檢測到這種躍變。所有這種檢測值直接饋送至發生器22。為對這些檢測值作出響應，發生器22決定在Hsync出現之前最後時鐘脈衝的前沿位置(例如等式1的A值)。
由或門的菊花鏈啟動/禁止的與門50會傳遞除了檢測到最接近延遲線輸入的躍變的與門30之外的所有與門30的檢測信號。發生器22響應由第二與門系列50提供的邏輯電平，確定次後時鐘脈衝的前沿位置(例如等式1的B值)。
一旦這兩個時鐘脈衝的前沿躍變的相對位置被測定，時滯發生器22根據例如等式1或2計算時滯值。發生器22可以是將與輸入到地址總線Ai和Bi的值的恰當組合相對應的時滯值按地址位置編程的存儲器。然而要注意假如有20個延遲級，那末在圖1例中有40個地址線，意味要有240個存儲單元的存儲器。然而在40個地址線Ai和Bi上產生的邏輯值不會有240不同的組合。這樣使用存儲器解碼時滯值是可能的，但不實際。回想Ai地址線包括在時間tO以前的第一和第二時鐘脈衝的兩個躍變的檢測。這就是為計算或者方程1，或者方程2所必須的全部信息，這樣，發生器22可以用具有20個地址線和只要220地址單元的存儲器來實現。然而這仍然是不很實際的解決方案，因為可發生在地址輸入線上的有效輸入組合數是很有限的。
圖2示出時滯發生器22的更具體有效元件。在圖2中，來自與門30的輸出值Ai連接至第一解碼器61，而來自與門50的輸出值Bi送至第二解碼器60。在第一和第二解碼器中的邏輯可類似於在閃光模數解碼器中所使用的邏輯，它將互不相容的值賦予一系列分級安排的邏輯輸出值中之一，以表示一個狀態與其他狀態之不同。在本例中，互不相容值對應於在延遲單元中所檢測的躍變的單元(數目)。解碼器61和60提供A值和B值，因為它們與等式1和2有關。
來自解碼器61和60的值A和B被送至產生它們幅度之差｜B-A｜的減法器的各自輸入端。差值和A值被送至產生商數A/｜A-B｜的除法器65。此商值又被加到減法電路66上，以產生輸出值(1-A/｜A-B｜)，該值等效於等式2的時滯值。注意這些時滯值是從取樣時鐘周期的幾分之一的形式被測得，其精度取決於為獲得一個時鐘周期的總延遲所使用的延遲元件的數量。這種形式的時滯值對某些應用場合可能是無用的，但一般說可以簡便地通過對減法電路66的輸出加以定標而轉化為其他形式。
應當知道，圖2的全部元件可以歸結入諸如狀態機之類的單一處理元件中。
圖3說明本發明的另一個例子，其包括抽頭式模擬延遲線100，易發生時滯誤差的取樣時鐘信號便加在該延遲線上。延遲線100的各個抽頭連接至並行輸入串行輸出的移位寄存器102的並行輸入端。移位寄存器102有與Hsync信號相連的JAM輸入端並響應Hsync信號的相應躍變，將延遲線100的現行內容裝入移位寄存器102。在裝入移位寄存器後，時鐘信號通過與門104加到移位寄存器的時鐘輸入端，以串行地讀出存在寄存器內的數據。加在移位寄存器上的時鐘信號也加在時鐘脈衝計數的二進位計數器105。計數器105提供的計數值加在第一個「D型」鎖存器107的數據輸入端。鎖存器107的輸出又與第二「D型」鎖存器108的數據輸入端相連。該「D型」鎖存器108的時鐘或控制輸入端與躍變檢測器103相連。躍變檢測器103對寄存器102的數據讀出作出響應。一旦第一次發生從寄存器讀出的與取樣時鐘信號的前沿躍變對應的躍變時，鎖存器107被支配，以存儲由計數器105呈現的現行計數值。這個計數值對應於等式1或2所定義的A值。當第二次發生與從寄存器102讀出的取樣時鐘信號的前沿相對應的躍變時，鎖存器108受支配，以存儲鎖存器107中所存儲的計數值A，而鎖存器107又受支配，以存儲在計數器105輸出端呈現的現行計數值。這後一個計數值對應於等式1或2所定義的B的值。存儲在鎖存器107和108中的A和B值被送至按照(例如)等式2求出時滯的計算電路106。
在圖1-3中所示的例子傾向於採用類似的算法來計算時滯值。人們可以使用對在存儲元件(寄存器)中截獲的取樣時鐘躍變的不同算法，而達到類似的結果。
WolfgangGollinger等人在美國專利No.4489342中已闡明了在模擬延遲器件的級聯上例如100)上加以偏壓，以得到精確等於所加時鐘信號的一個周期的總延遲量的方法。由於已知在級聯連接中所使用的模擬延遲級數，故唯一需要知道的是在存儲元件(20或102)中截獲的取樣時鐘信號的一個躍變的位置(A)。延遲級的總數對應於B-A。假定這個數等於16，它可以用一個四位二進位數表示。因此取樣時鐘信號的前沿躍變位置A可以用一個四位二進位數表示，考慮到上述情況，圖3的電路可以改為如圖5所示，取消了鎖存器108，而用一個簡單編程的只有16個存儲單元的只讀存儲器(ROM)代替計算器106。每個存儲單元被編程為時滯值1-A/N，此處N是級聯連接的延遲線中延遲級的數目，在本例中假定為16，而A值與各個地址相對應。鎖存器107截獲所截獲時鐘信號的躍變前沿處計數值，並將此數值作為地址加到ROM120上。ROM響應該地址值而輸出時滯值。(注意，除了圖5的延遲線100是被安排為具有等於一個取樣時鐘周期的總延遲量的類型以外，圖5中標註有與圖3中元件相同數字的元件是類似的，並執行相同功能)。
進一步的簡化包括反轉寄存器102被讀出的方向。假如按虛線122所示，躍變檢測器103與寄存器102的相對端相連，所截獲的取樣時鐘脈衝的躍變前沿位置(計數值)將等於以延遲單元表示的時滯測量值。可通過將該計數值除以N，將該值歸一化。在本例中ROM120的各個地址單元用等於A/N的時滯值編程。
圖1實施例最好用於必須在極少量時鐘取樣周期內算得時滯值的應用場合。圖3或圖5實施例適用於時滯計算時間不嚴格的場合，因為這些實施例一般使用不太複雜的硬體。
權利要求
1.測量在時鐘信號的預定躍變和另一種信號的預定躍變之間的時滯的裝置，它包括一個所述時鐘信號源和一個所述另一信號的源，其特徵在於與所述時鐘信號源相連，並具有一系列抽頭的模擬延遲線，以提供延遲幾乎相等增量的一系列經延遲的所述時鐘複製信號；響應所述另一信號的所述預定躍變，用以將在所述抽頭的每一個上產生的信號同時進行存儲的裝置；與所述存儲裝置相連的用以測定在所述存儲裝置中所述時鐘信號的所述預定躍變以延遲單元數表示的位置；和對所述位置作出反應，用以產生所述時滯值的裝置。
2.如權利要求1所述的裝置，其特徵在於對所述位置作出反應產生所述時滯值的所述裝置作為所述位置除以所述時鐘信號的一個循環周期的函數而產生所述時滯值;
3.如權利要求2所述的裝置，其特徵在於測定所述時鐘信號的所述預定躍變的位置的所述裝置包括以延遲單元數為單位測量所述周期的裝置;
4.如權利要求2所述的裝置、其特徵在於用於同時存儲在每一個所述抽頭上產生的信號的所述裝置包括一系列按序編號的鎖存器，這些鎖存器具有分別與對應序號的所述抽頭中一個相連的各個數據輸入端和與解碼裝置相連的各個輸出端，所述解碼裝置產生表示所述時鐘信號的至少一個所述預定躍變的相對位置的值，計算裝置對表示所述位置的所述值作出響應，產生所述時滯值。
5.如權利要求4所述的裝置，具特徵還在於所述解碼裝置被安排為提供指示所述時鐘信號的所述預定躍變的所述位置的第一值A和指示以延遲單元為單位的第二個躍變位置的第二值B，而所述計算裝置產生作為A除以A和B之差值的函數的所述時滯值。
6.如權利要求1所述的裝置，其特徵在於用於同時存儲在每一個所述抽頭上產生的信號的所述裝置包括並行輸入串行輸出移位寄存器，該移位寄存器的並行輸入端與所述抽頭的各自一個相連，其輸出端與躍變檢測器相連，其控制輸入端與所述另一信號的所述源相連，從而響應所述另一信號的所述預定躍變對所述移位寄存器進行並行裝入。
7.如權利要求6中所述的裝置，其特徵還在於從延遲單元數為單位測定所述時鐘信號的所述預定躍變位置的所述裝置包括將時鐘信號加到所述移位寄存器上的裝置，用以將數據從所述移位寄存器串行讀出，送入所述躍變檢測器;對加到所述移位寄存器上的所述時鐘信號的脈衝進行計數，並提供各個計數值的計數裝置;對所述躍變檢測器作出響應，存貯所述計數值的鎖存裝置。
8.如權利要求7所述的裝置，其特徵還在於響應存入所述鎖存裝置的計數值用於產生作為對應於所述時鐘信號的所述預定躍變的計數值除以所述時鐘信號的一個循環周期的函數的時滯值裝置。
9.如權利要求7所述的裝置，其特徵還在於所述鎖存裝置包括用於存儲與所述時鐘信號的第一個躍變在所述移位寄存器中位置相對應的第一個值A和與所述時鐘信號的第二個躍變在所述移位寄存器中位置相對應的第二個值B的裝置;和產生所述時滯值的所述裝置產生作為A/(B-A)的函數的這個值。
10.如權利要求7的所述裝置，其特徵還在於有與所述鎖存器相連的地址輸入埠的存儲器，用以施加作為存儲器地址的所述計數值，其各個地址單元按程序具有所述時滯值。
全文摘要
用於處理視頻信號的時鐘信號的時滯測量裝置包括施加時鐘信號的級聯模擬延遲元件。延遲元件各輸出連至加有表示行同步信號的信號的各存儲元件之數據輸入端，以同時將信號存入其內而在其內截獲取樣時鐘信號的一個代表性循環。解碼電路與存儲元件相連，以測定緊接行脈衝後沿之前的取樣時鐘脈衝前沿的相對位置，計算表示時滯誤差的比值，這個比值對應於以延遲單位數表示的第一躍變的位置除以以延遲單位數表示的取樣時鐘周期寬度。
文檔編號G01R25/00GK1082296SQ9310766
公開日1994年2月16日 申請日期1993年6月25日 優先權日1992年6月26日
發明者D·L·麥克尼利, G·A·克蘭納韋特 申請人:湯姆森消費電子有限公司