用於可重構多層全息天線的異質SiGe基pin二極體製備方法與流程
2023-04-26 18:54:22 3
本發明涉及半導體器件製造技術領域，特別涉及一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法。
背景技術：
可動態地適應於不斷改變環境傳播特性的無線通信系統將會是下一代通信應用的關鍵，天線在任何無線裝置中都是極其重要的部件，因為其傳送和接收無線電波。天線的性能代表大多數無線裝置的性能，因此天線的性能是系統的關鍵部分。
可重構天線是通過改變其物理結構來改變其輻射、極化和頻率特性的天線。其中，頻率可重構天線因為其能適用於多個頻率，極大地擴展了應用範圍，受到眾多研究者的重視。
為了提高通信質量，減小環境對電磁信號的幹擾，要求天線具有高增益、低副瓣和高定向性。為適應實戰環境的需要，要求天線隱蔽性好、抗幹擾能力強且具有較低輪廓。傳統的反射面天線和相控陣天線增益較高，但前者尺寸過大，較難隱蔽；後者損耗較高，成本較大，較難適應實戰要求。全息天線能很好地滿足上述要求，除穩定性好、抗幹擾能力強外，更重要的是解決了在複雜形狀物體，如飛機、車輛等的表面集成天線，並得到特定的輻射特性。通常情況下，由於實體的遮擋，實體上的天線在某些區域是難以輻射能量的，全息天線可以解決這一問題，實現該區域任意方向的定向輻射，從而使天線具有這一特殊性質。
目前，國內外應用於可重構天線的pin二極體採用的材料均為體矽材料，此材料存在本徵區載流子遷移率較低問題，影響pin二極體本徵區載流子濃度，進而影響其固態等離子體濃度；並且該結構的P區與N區大多採用注入工藝形成，此方法要求注入劑量和能量較大，對設備要求高，且與現有工藝不兼容；而採用擴散工藝，雖結深較深，但同時P區與N區的面積較大，集成度低，摻雜濃度不均勻，影響pin二極體的電學性能，導致固態等離子體濃度和分布的可控性差。
因此，選擇尋找合適的材料及製備方法來製作頻率可重構的全息天線是個重要的問題。
技術實現要素：
因此，為解決現有技術存在的技術缺陷和不足，本發明提出一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法。
具體地，本發明實施例提出一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法，所述異質SiGe基等離子pin二極體用於製作可重構多層全息天線(1)，所述全息天線(1)包括：半導體基片(11)、天線模塊(13)、第一全息圓環(15)及第二全息圓環(17)；所述天線模塊(13)、所述第一全息圓環(15)及所述第二全息圓環(17)均採用半導體工藝製作於所述半導體基片(11)上；其中，所述天線模塊(13)、所述第一全息圓環(15)及所述第二全息圓環(17)均包括依次串接的pin二極體串；
所述製備方法包括步驟：
(a)選取某一晶向的SiGeOI襯底，在SiGeOI襯底上設置隔離區；
(b)刻蝕所述襯底形成P型溝槽和N型溝槽，P型溝槽和N型溝槽的深度小於襯底的頂層SiGe的厚度；
(c)氧化所述P型溝槽和所述N型溝槽以使所述P型溝槽和所述N型溝槽的內壁形成氧化層；
(d)利用溼法刻蝕工藝刻蝕所述P型溝槽和所述N型溝槽內壁的氧化層以完成所述P型溝槽和所述N型溝槽內壁的平整化；
(e)填充所述P型溝槽和所述N型溝槽；
(f)在襯底上形成引線，以完成異質SiGe基等離子pin二極體的製備。
進一步地，在上述實施例的基礎上，在SiGeOI襯底上設置隔離區，包括：
(a1)在所述SiGe表面形成第一保護層；利用光刻工藝在所述第一保護層上形成第一隔離區圖形；
(a2)利用幹法刻蝕工藝在所述第一隔離區圖形的指定位置處刻蝕所述第一保護層及所述襯底以形成隔離槽，且所述隔離槽的深度大於等於所述襯底的頂層SiGe的厚度；
(a3)填充所述隔離槽以形成所述等離子pin二極體的所述隔離區。
進一步地，在上述實施例的基礎上，所述第一保護層包括第一二氧化矽層和第一氮化矽層；相應地，步驟(a1)包括：
在所述SiGe層表面生成二氧化矽以形成第一二氧化矽層；在所述第一二氧化矽層表面生成氮化矽以形成第一氮化矽層。
進一步地，在上述實施例的基礎上，步驟(b)包括：
(b1)在所述襯底表面形成第二保護層；利用光刻工藝在所述第二保護層上形成第二隔離區圖形；
(b2)利用幹法刻蝕工藝在所述第二隔離區圖形的指定位置處刻蝕所述第二保護層及所述襯底以形成所述P型溝槽和所述N型溝槽。
進一步地，在上述實施例的基礎上，所述第二保護層包括第二二氧化矽層和第二氮化矽層；相應地，步驟(b1)包括：
在所述襯底表面生成二氧化矽以形成第二二氧化矽層；在所述第二二氧化矽層表面生成氮化矽以形成第二氮化矽層。
進一步地，在上述實施例的基礎上，步驟(e)包括：
(e1)利用多晶矽填充所述P型溝槽和所述N型溝槽；
(e2)平整化處理所述襯底後，在所述襯底上形成多晶矽層；
(e3)光刻所述多晶矽層，並採用帶膠離子注入的方法對所述P型溝槽和所述N型溝槽所在位置分別注入P型雜質和N型雜質以形成P型有源區和N型有源區且同時形成P型接觸區和N型接觸區；
(e4)去除光刻膠；利用溼法刻蝕去除所述P型接觸區和所述N型接觸區以外的所述多晶矽層。
進一步地，在上述實施例的基礎上，步驟(d)包括：
(d1)在所述襯底上生成二氧化矽；
(d2)利用退火工藝激活有源區中的雜質；在所述P型接觸區和所述N型接觸區光刻引線孔以形成引線；鈍化處理並光刻PAD以完成所述異質SiGe基等離子pin二極體的製備。
進一步地，在上述實施例的基礎上，所述半導體基片(11)為SOI基片。
進一步地，在上述實施例的基礎上，所述全息天線(1)還包括至少一個第三全息圓環(19)，設置於所述第二全息圓環(17)的外側且採用半導體工藝製作於所述半導體基片(11)上。
本發明提供的異質SiGe基等離子pin二極體的製備方法具備如下優點：
(1)pin二極體所使用的SiGe材料，由於其高遷移率和大載流子壽命的特性，能有效提高了pin二極體的固態等離子體濃度；
(2)pin二極體採用異質結結構，由於I區為SiGe，其載流子遷移率高且禁帶寬度窄，在P、N區填充多晶矽從而形成異質結結構，矽材料的禁帶寬度大於SiGe，故可產生高的注入比，提高器件性能；
(3)pin二極體採用了一種基於刻蝕的深槽介質隔離工藝，有效地提高了器件的擊穿電壓，抑制了漏電流對器件性能的影響。
通過以下參考附圖的詳細說明，本發明的其它方面和特徵變得明顯。但是應當知道，該附圖僅僅為解釋的目的設計，而不是作為本發明的範圍的限定，這是因為其應當參考附加的權利要求。還應當知道，除非另外指出，不必要依比例繪製附圖，它們僅僅力圖概念地說明此處描述的結構和流程。
附圖說明
下面將結合附圖，對本發明的具體實施方式進行詳細的說明。
圖1為本發明實施例提供的一種可重構多層全息天線的結構示意圖；
圖2為本發明實施例提供的用於可重構多層全息天線的異質SiGe基pin二極體製備方法示意圖；
圖3為本發明實施例的一種天線模塊的結構示意圖；
圖4為本發明實施例提供的一種第一環形單元的結構示意圖；
圖5為本發明實施例提供的一種第二環形單元的結構示意圖；
圖6為本發明實施例提供的一種pin二極體的結構示意圖；
圖7為本發明實施例提供的一種pin二極體串的結構示意圖；
圖8a-圖8r為本發明實施例提供的另一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法示意圖；
圖9為本發明實施例提供的另一種異質SiGe基等離子pin二極體的器件結構示意圖；
圖10為本發明實施例提供的另一種可重構多層全息天線的結構示意圖。
具體實施方式
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明的具體實施方式做詳細的說明。
該異質SiGe基等離子pin二極體是基於絕緣襯底上的SiGe形成橫向pin二極體，其在加直流偏壓時，直流電流會在其表面形成自由載流子(電子和空穴)組成的固態等離子體，該等離子體具有類金屬特性，即對電磁波具有反射作用，其反射特性與表面等離子體的微波傳輸特性、濃度及分布密切相關。
固態等離子pin二極體等離子可重構天線可以是由固態等離子pin二極體按陣列排列組合而成，利用外部控制陣列中的固態等離子pin二極體選擇性導通，使該陣列形成動態固態等離子體條紋、具備天線的功能，對特定電磁波具有發射和接收功能，並且該天線可通過陣列中固態等離子pin二極體的選擇性導通，改變固態等離子體條紋形狀及分布，從而實現天線的重構，在國防通訊與雷達技術方面具有重要的應用前景。
以下，將對本發明製備的固態等離子pin二極體的工藝流程作進一步詳細描述。在圖中，為了方便說明，放大或縮小了層和區域的厚度，所示大小並不代表實際尺寸。
實施例一
本發明實施例提供一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法，所述異質SiGe基等離子pin二極體用於製作可重構多層全息天線(1)。請參見圖1，圖1為本發明實施例提供的一種可重構多層全息天線的結構示意圖。所述全息天線(1)包括：半導體基片(11)、天線模塊(13)、第一全息圓環(15)及第二全息圓環(17)；所述天線模塊(13)、所述第一全息圓環(15)及所述第二全息圓環(17)均採用半導體工藝製作於所述半導體基片(11)上；其中，所述天線模塊(13)、所述第一全息圓環(15)及所述第二全息圓環(17)均包括依次串接的pin二極體串；
請參考圖2，圖2為本發明實施例提供的用於可重構多層全息天線的異質SiGe基pin二極體製備方法示意圖。所述製備方法包括步驟：
(a)選取某一晶向的SiGeOI襯底，在SiGeOI襯底上設置隔離區；
其中，在本步驟中，採用SiGeOI襯底的原因在於，對於固態等離子天線由於其需要良好的微波特性，而固態等離子pin二極體為了滿足這個需求，需要具備良好的隔離特性和載流子即固態等離子體的限定能力，而SiGeOI襯底由於其具有能夠與隔離槽方便的形成pin隔離區域、二氧化矽(SiO2)也能夠將載流子即固態等離子體限定在頂層SiGe中，所以優選採用SiGeOI作為固態等離子pin二極體的襯底。且SiGe材料的載流子遷移率比較大，可提高器件性能。
(b)刻蝕所述襯底形成P型溝槽和N型溝槽，P型溝槽和N型溝槽的深度小於襯底的頂層SiGe的厚度；
(c)氧化所述P型溝槽和所述N型溝槽以使所述P型溝槽和所述N型溝槽的內壁形成氧化層；
(d)利用溼法刻蝕工藝刻蝕所述P型溝槽和所述N型溝槽內壁的氧化層以完成所述P型溝槽和所述N型溝槽內壁的平整化；
這樣做的好處在於：可以防止溝槽側壁的突起形成電場集中區域，造成Pi和Ni結擊穿。
(e)填充所述P型溝槽和所述N型溝槽；
(f)在襯底上形成引線，以完成異質SiGe基等離子pin二極體的製備。
進一步地，在上述實施例的基礎上，在SiGeOI襯底上設置隔離區，包括：
(a1)在所述SiGe表面形成第一保護層；利用光刻工藝在所述第一保護層上形成第一隔離區圖形；
(a2)利用幹法刻蝕工藝在所述第一隔離區圖形的指定位置處刻蝕所述第一保護層及所述襯底以形成隔離槽，且所述隔離槽的深度大於等於所述襯底的頂層SiGe的厚度；
其中，隔離槽的深度大於等於頂層SiGe的厚度，保證了後續槽中二氧化矽(SiO2)與襯底的氧化層的連接，形成完整的絕緣隔離。
(a3)填充所述隔離槽以形成所述等離子pin二極體的所述隔離區。
進一步地，在上述實施例的基礎上，所述第一保護層包括第一二氧化矽層和第一氮化矽層；相應地，步驟(a1)包括：
在所述SiGe層表面生成二氧化矽以形成第一二氧化矽層；在所述第一二氧化矽層表面生成氮化矽以形成第一氮化矽層。
這樣做的好處在於，利用二氧化矽(SiO2)的疏鬆特性，將氮化矽(SiN)的應力隔離，使其不能傳導進頂層SiGe，保證了頂層SiGe性能的穩定；基於氮化矽(SiN)與SiGe在幹法刻蝕時的高選擇比，利用氮化矽(SiN)作為幹法刻蝕的掩蔽膜，易於工藝實現。當然，可以理解的是，保護層的層數以及保護層的材料此處不做限制，只要能夠形成保護層即可。
進一步地，在上述實施例的基礎上，步驟(b)包括：
(b1)在所述襯底表面形成第二保護層；利用光刻工藝在所述第二保護層上形成第二隔離區圖形；
(b2)利用幹法刻蝕工藝在所述第二隔離區圖形的指定位置處刻蝕所述第二保護層及所述襯底以形成所述P型溝槽和所述N型溝槽。
其中，P型溝槽和N型溝槽的深度大於第二保護層厚度且小於第二保護層與襯底頂層SiGe厚度之和。優選地，該P型溝槽和N型溝槽的底部距襯底的頂層SiGe底部的距離為0.5微米～30微米，形成一般認為的深槽，這樣在形成P型和N型有源區時可以形成雜質分布均勻、且高摻雜濃度的P、N區和和陡峭的Pi與Ni結，以利於提高i區等離子體濃度。
進一步地，在上述實施例的基礎上，所述第二保護層包括第二二氧化矽層和第二氮化矽層；相應地，步驟(b1)包括：
在所述襯底表面生成二氧化矽以形成第二二氧化矽層；在所述第二二氧化矽層表面生成氮化矽以形成第二氮化矽層。這樣做的好處類似於第一保護層的作用，此處不再贅述。
進一步地，在上述實施例的基礎上，步驟(e)包括：
(e1)利用多晶矽填充所述P型溝槽和所述N型溝槽；
由於I區為SiGe，其載流子遷移率高且禁帶寬度窄，所以在P、N區填充多晶矽從而形成異質結結構，矽材料的禁帶寬度大於SiGe，故可產生高的注入比，提高器件性能。
(e2)平整化處理所述襯底後，在所述襯底上形成多晶矽層；
(e3)光刻所述多晶矽層，並採用帶膠離子注入的方法對所述P型溝槽和所述N型溝槽所在位置分別注入P型雜質和N型雜質以形成P型有源區和N型有源區且同時形成P型接觸區和N型接觸區；
(e4)去除光刻膠；利用溼法刻蝕去除所述P型接觸區和所述N型接觸區以外的所述多晶矽層。
進一步地，在上述實施例的基礎上，步驟(d)包括：
(d1)在所述襯底上生成二氧化矽；
(d2)利用退火工藝激活有源區中的雜質；在所述P型接觸區和所述N型接觸區光刻引線孔以形成引線；鈍化處理並光刻PAD以完成所述異質SiGe基等離子pin二極體的製備。
進一步地，在上述實施例的基礎上，所述半導體基片(11)為SOI基片。
進一步地，在上述實施例的基礎上，請參考圖10，圖10為本發明實施例提供的另一種可重構多層全息天線的結構示意圖。所述全息天線(1)還包括至少一個第三全息圓環(19)，設置於所述第二全息圓環(17)的外側且採用半導體工藝製作於所述半導體基片(11)上。
請參見圖3，圖3為本發明實施例的一種天線模塊的結構示意圖，所述天線模塊13包括第一pin二極體天線臂1301、第二pin二極體天線臂1302、同軸饋線1303、第一直流偏置線1304、第二直流偏置線1305、第三直流偏置線1306、第四直流偏置線1307、第五直流偏置線1308、第六直流偏置線1309、第七直流偏置線1310、第八直流偏置線1311；
其中，所述同軸饋線1303的內芯線和外導體分別焊接於所述第一直流偏置線1304和所述第二直流偏置線1305；
所述第一直流偏置線1304、第五直流偏置線1308、所述第三直流偏置線1306及所述第四直流偏置線1307沿所述第一pin二極體天線臂1301的長度方向分別電連接至所述第一pin二極體天線臂1301；
所述第二直流偏置線1305、所述第六直流偏置線1309、所述第七直流偏置線1310及所述第八直流偏置線1311沿所述第二pin二極體天線臂1302的長度方向分別電連接至所述第二pin二極體天線臂1302。
可選地，所述第一pin二極體天線臂1301包括依次串接的第一pin二極體串w1、第二pin二極體串w2及所述第三pin二極體串w3，所述第二pin二極體天線臂1302包括依次串接的第四pin二極體串w4、第五pin二極體串w5及所述第六pin二極體串w6且所述第一pin二極體串w1與所述第六pin二極體串w6、所述第二pin二極體串w2與所述第五pin二極體串w5、所述第三pin二極體串w3與所述第四pin二極體串w4分別包括同等數量的pin二極體。
進一步地，請參見圖4，圖4為本發明實施例提供的一種第一環形單元的結構示意圖；所述第一全息圓環15包括多個呈環狀均勻排列的多個第一環形單元1501，且所述第一環形單元1501包括第九直流偏置線15011及第七pin二極體串w7，所述第九直流偏置線15011電連接至所述第七pin二極體串w7的兩端。
進一步地，請參見圖5，圖5為本發明實施例提供的一種第二環形單元的結構示意圖；所述第二全息圓環17包括多個呈環狀均勻排列的多個第二環形單元1701，且所述第二環形單元1701包括第十直流偏置線17011及所述第八pin二極體串w8，所述第十直流偏置線17011電連接至所述第八pin二極體串w8的兩端。
進一步地，請參考圖6及圖7，圖6為本發明實施例提供的一種pin二極體的結構示意圖；圖7為本發明實施例提供的一種pin二極體串的結構示意圖；每個pin二極體串中包括多個pin二極體，且這些pin二極體串行連接。所述pin二極體包括P+區27、N+區26和本徵區22，且還包括第一金屬接觸區23和第二金屬接觸區24；其中，
所述第一金屬接觸區23一端電連接所述P+區27且另一端電連接至直流偏置線1304、1305、1306、1307、1308、1309、1310、1311、15011、17011或者相鄰的所述pin二極體的所述第二金屬接觸區24，所述第二金屬接觸區24一端電連接所述N+區26且另一端電連接至所述直流偏置線1304、1305、1306、1307、1308、1309、1310、1311、15011、17011或者相鄰的所述pin二極體的所述第一金屬接觸區23。即處於pin二極體串的一端的pin二極體的金屬接觸區23連接至直流偏置的正極，處於pin二極體串的另一端的pin二極體的金屬接觸區24連接至直流偏置的負極，通過施加直流電壓可使整個pin二極體串中所有pin二極體處於正嚮導通狀態。
本發明提供的異質SiGe基等離子pin二極體的製備方法具備如下優點：
(1)pin二極體所使用的SiGe材料，由於其高遷移率和大載流子壽命的特性，能有效提高了pin二極體的固態等離子體濃度；
(2)pin二極體採用異質結結構，由於I區為SiGe，其載流子遷移率高且禁帶寬度窄，在P、N區填充多晶矽從而形成異質結結構，矽材料的禁帶寬度大於SiGe，故可產生高的注入比，提高器件性能；
(3)pin二極體採用了一種基於刻蝕的深槽介質隔離工藝，有效地提高了器件的擊穿電壓，抑制了漏電流對器件性能的影響。
實施例二
請參見圖8a-圖8r，圖8a-圖8r為本發明實施例提供的另一種用於可重構多層全息天線的異質SiGe基pin二極體製備方法示意圖，在上述實施例一的基礎上，以製備溝道長度為22nm(固態等離子區域長度為100微米)的固態等離子pin二極體為例進行詳細說明，具體步驟如下：
步驟1，襯底材料製備步驟：
(1a)如圖8a所示，選取(100)晶向的SiGeOI襯底片101，摻雜類型為p型，摻雜濃度為1014cm-3，頂層SiGe的厚度為50μm；
(1b)如圖8b所示，採用化學氣相沉積(Chemical vapor deposition，簡稱CVD)的方法，在SiGe層上澱積一層40nm厚度的第一SiO2層201；
(1c)採用化學氣相澱積的方法，在襯底上澱積一層2μm厚度的第一Si3N4/SiN層202；
步驟2，隔離製備步驟：
(2a)如圖8c所示，通過光刻工藝在上述保護層上形成隔離區，溼法刻蝕隔離區第一Si3N4/SiN層202，形成隔離區圖形；採用幹法刻蝕，在隔離區形成寬5μm，深為50μm的深隔離槽301；
(2b)如圖8d所示，採用CVD的方法，澱積SiO2 401將該深隔離槽填滿；
(2c)如圖8e所示，採用化學機械拋光(Chemical Mechanical Polishing，簡稱CMP)方法，去除表面第一Si3N4/SiN層202和第一SiO2層201，使所述襯底表面平整；
步驟3，P、N區深槽製備步驟：
(3a)如圖8f所示，採用CVD方法，在襯底上連續澱積延二層材料，第一層為300nm厚度的第二SiO2層601，第二層為500nm厚度的第二Si3N4/SiN層602；
(3b)如圖8g所示，光刻P、N區深槽，溼法刻蝕P、N區第二Si3N4/SiN層602和第二SiO2層601，形成P、N區圖形；採用幹法刻蝕，在P、N區形成寬4μm，深5μm的深槽701，P、N區槽的長度根據在所製備的天線中的應用情況而確定；
(3c)如圖8h所示，在850℃下，高溫處理10分鐘，氧化槽內壁形成氧化層801，以使P、N區槽內壁平整；
(3d)如圖8i所示，利用溼法刻蝕工藝去除P、N區槽內壁的氧化層801。
步驟4，P、N接觸區製備步驟：
(4a)如圖8j所示，採用CVD的方法，在P、N區槽中澱積多晶矽1001，並將溝槽填滿；
(4b)如圖8k所示，採用CMP，去除表面多晶矽1001與第二Si3N4/SiN層602，使表面平整；
(4c)如圖8l所示，採用CVD的方法，在表面澱積一層多晶矽1201，厚度為200～500nm；
(4d)如圖8m所示，光刻P區有源區，採用帶膠離子注入方法進行p+注入，使P區有源區摻雜濃度達到0.5×1020cm-3，去除光刻膠，形成P接觸1301；
(4e)光刻N區有源區，採用帶膠離子注入方法進行n+注入，使N區有源區摻雜濃度為0.5×1020cm-3，去除光刻膠，形成N接觸1302；
(4f)如圖8n所示，採用溼法刻蝕，刻蝕掉P、N接觸區以外的多晶矽1201，形成P、N接觸區；
(4g)如圖8o所示，採用CVD的方法，在表面澱積SiO21501，厚度為800nm；
(4h)在1000℃，退火1分鐘，使離子注入的雜質激活、並且推進多晶矽中雜質；
步驟5，構成PIN二極體步驟：
(5a)如圖8p所示，在P、N接觸區光刻引線孔1601；
(5b)如圖8q所示，襯底表面濺射金屬，在750℃合金形成金屬矽化物1701，並刻蝕掉表面的金屬；
(5c)襯底表面濺射金屬，光刻引線；
(5d)如圖8r所示，澱積Si3N4/SiN形成鈍化層1801，光刻PAD，形成PIN二極體，作為製備固態等離子天線材料。
本實施例中，上述各種工藝參數均為舉例說明，依據本領域技術人員的常規手段所做的變換均為本申請之保護範圍。
本發明製備的應用於固態等離子可重構天線的pin二極體，首先，所使用的SiGe材料，由於其高遷移率和大載流子壽命的特性，提高了pin二極體的固態等離子體濃度；另外，異質SiGe基pin二極體的P區與N區採用了基於刻蝕的深槽刻蝕的多晶矽鑲嵌工藝，該工藝能夠提供突變結pi與ni結，並且能夠有效地提高pi結、ni結的結深，使固態等離子體的濃度和分布的可控性增強，有利於製備出高性能的等離子天線；並且本發明製備的應用於固態等離子可重構天線的pin二極體採用了一種基於刻蝕的深槽介質隔離工藝，有效地提高了器件的擊穿電壓，抑制了漏電流對器件性能的影響。
實施例三
請參照圖9，圖9為本發明實施例提供的另一種異質SiGe基等離子pin二極體的器件結構示意圖。該異質SiGe基等離子pin二極體採用上述如圖2所示的製備方法製成，具體地，該SiGe基等離子pin二極體在SiGeOI襯底301上製備形成，且pin二極體的P區304、N區305以及橫向位於該P區304和該N區305之間的I區均位於該襯底的頂層SiGe302內。其中，該pin二極體可以採用STI深槽隔離，即該P區304和該N區305外側各設置有一隔離槽303，且該隔離槽303的深度大於等於頂層SiGe的厚度。
綜上所述，本文中應用了具體個例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本領域的一般技術人員，依據本發明的思想，在具體實施方式及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制，本發明的保護範圍應以所附的權利要求為準。