具有與柵極自對準的體擴散的LDMOS器件的製作方法
2023-04-26 19:02:11 1
所公開的實施例涉及橫向擴散金屬氧化物半導體(LDMOS)器件。
背景技術：
由於DC-DC轉換器被擴展到下一代功率轉換器產品，因而需要增加開關頻率以減小外部無源部件諸如電感器的尺寸，同時在其集成功率場效應電晶體(FET)諸如LDMOS器件中保持低功耗。在LDMOS器件中，橫向布置漏極以允許電流橫向流動，並且在溝道和漏極之間插入漂移區，以將高的漏極提供到源極擊穿電壓。這涉及減小功率FET的開關寄生Qgate和Cdrain，同時也減小導通狀態電阻。
Qgate是在漏極基本上處在在電源軌之間的開關轉換期間導通功率FET柵極所需的電荷。Qgate導致(1)功率損耗，因為該開關電荷在開關過程期間沒有恢復，以及(2)降低的面積利用率，因為驅動大面積功率FET的柵極所需的電路系統可佔據晶片面積的很大部分。Cdrain是漏極電容，其決定每次開關轉換時開關損耗多少電荷。RSP是功率FET的面積標準化導通狀態電阻。常規地，新的集成功率(例如，線性BiCMOS(LBC))技術將減小RSP，使得可以在減小的晶片面積處獲得功率開關的總導通電阻，因此降低了產品成本。
技術實現要素：
提供本發明內容以便以簡化形式介紹所公開概念的簡要選擇，所公開的概念在下面包括所提供的附圖的具體說明中進一步描述。本發明內容並非旨在限制所要求保護的主題的範圍。
所公開的實施例包括橫向擴散金屬氧化物半導體(LDMOS)器件和用於形成此類器件的工藝，其使得能夠減小寄生Qgate、Cdrain和面積標準化導通狀態電阻(RSP)。如本文所用，LDMOS器件與擴散金屬氧化物半導體(DMOS)器件同義。常規的n-LDMOS功率器件在工藝流程初期使用掩蔽的(masked)硼體注入然後使用擴散這兩者，以在添加多晶矽柵極和淺p型阱和淺n型阱(SPWELL和SNWELL)分別完成LDMOS器件的p型體區和形成n型源極延伸部之前，形成在本文中所稱的DWELL區。歷史上，DWELL工藝使用長爐退火和/或MeV(或近MeV)硼掩埋層(PBL)注入，以在溝道中實現橫向分級的p體摻雜分布，其產生加速電子移動的內建電場，從而提高LDMOS器件的電流驅動能力。
此外，認為在常規工藝流程早期的DWELL工藝的位置產生了DWELL擴散與柵極電極(通常為多晶矽柵極)的邊緣之間的未對準，這也防止了減小LDMOS器件的有效溝道長度。如本文所用，所公開的n溝道LDMOS器件的有效溝道長度(LEFF)是指在柵極電介質上方的柵極電極下的源極和漏極之間的半導體(例如，矽)表面的淨p型區(多數載流子)的寬度(或在該表面的約100埃內，其是形成反型層的量子力學基態的寬度，無論寬度最窄的地方在哪裡)，其在所有零器件端子電壓處指定。總而言之，長DWELL擴散時間、來自高能量PBL注入的橫向蔓延以及DWELL掩模和柵極電極材料(例如，多晶矽)之間的光刻未對準變化導致LEFF為至少200nm，通常為≥500nm(0.5μm)。長的最小LEFF(例如，為≥0.5μm)在柵極電容、RSP、電流驅動(Idrive)和Idlin上設置下限(最小)，所述電流驅動(Idrive)也稱為IDsat(飽和區中的漏極電流)，並且所述Idlin為LDMOS器件的線性區(從中計算RDSon和RSP)的漏極電流。
所公開的實施例提供一種LDMOS設計和包括DWELL工藝的相關聯的工藝流程，該DWELL工藝包括至少DWELL p型(例如，硼)注入，通過使柵極電極(例如，多晶矽柵極)的至少一個邊緣包括在用於DWELL的光掩模開口中，所述DWELL p型(例如，硼)注入與柵極電極自對準，使得柵極電極描繪DWELL注入的邊緣。這使得LDMOS器件的LEFF顯著地減小(例如，LEFF為75nm至150nm)為比常規LDMOS的LEFF小至少約2倍，以便提供下一代功率場效應電晶體(FET)性能。
附圖說明
現在參照附圖，附圖不必按比例繪製，在附圖中：
圖1是示出根據示例實施例的用於形成具有與柵極電極自對準的DWELL區的所公開的LDMOS器件的示例方法中的步驟的流程圖。
圖2A是示出根據示例實施例的具有顯示DWELL注入的DWELL區的示例LDMOS器件的橫截面圖，DWELL注入利用柵極電極的至少一個邊緣描繪DWELL離子注入的邊緣，使得DWELL區與柵極電極自對準。
圖2B是根據示例實施例的具有顯示DWELL注入的DWELL區的示例LDMOS器件的頂視圖，DWELL注入利用柵極電極的邊緣描繪DWELL離子注入的邊緣，使得DWELL區與柵極電極自對準，其中柵極電極處於跑道型配置中。
圖3示出根據示例實施例的具有顯示DWELL注入的DWELL區的所公開的LDMOS器件(沒有矽的局部氧化(LOCOS)層)的平面版本，DWELL注入利用柵極電極的至少一個邊緣描繪DWELL離子注入的邊緣，使得DWELL區與柵極電極自對準。
圖4A示出針對所公開的LDMOS器件與已知的LDMOS器件的模擬VGate與QGate曲線圖，圖4B示出針對所公開的LDMOS器件與已知的LDMOS器件的RDS.QGtot的模擬數據，並且圖4C示出針對所公開的LDMOS器件與已知的LDMOS器件的RSP的模擬數據。
具體實施方式
參考附圖描述示例實施例，其中類似的附圖標號用於指代相似或等同元件。說明的動作或事件的順序不應被認為是限制性的，因為一些動作或事件可以以不同的順序發生和/或與其他動作或事件同時發生。此外，根據本公開，可能不需要一些說明的動作或事件來實現方法。
另外，如在沒有進一步限制的情況下在本文中使用的術語「聯接到...」或「與...聯接」(等等)旨在描述間接或直接電連接。因此，如果第一裝置「聯接」到第二裝置，則該連接能夠通過其中在路徑中僅存在寄生的直接電連接，或通過經由包括其他裝置和連接件的中間項的間接電連接。對於間接聯接，中間項通常不修改信號的信息，但可調節其電流電平、電壓電平和/或功率電平。
所公開的實施例包括具有新的DWELL工藝流程的LDMOS製造工藝，以及來源於該工藝的LDMOS器件，LDMOS器件通常具有僅75nm至150nm的LEEF。DWELL工藝移動到剛好在柵極堆疊形成之後(而不是常規上在柵極堆疊形成之前)，並且是在BiCMOS工藝的部分(僅針對公開的方法的示例被描述為BiCMOS工藝的部分)的條件下，在使用與NLDD處理類似的處理的CMOS輕摻雜漏極(LDD)環路(通常包括NLDD2、NLDD、PLDD、PLDD2注入和激活退火)之前。在一個或多個Dwell注入之後能夠添加專用的(任選的)DWELL快速熱退火(RTA)工藝以(1)激活一種或多種DWELL摻雜劑，以及(2)輕微驅動DWELL p型摻雜劑，以實現用於LDMOS器件的更好的導通狀態擊穿電壓(BVII)和更可控的電壓閾值(VT)。
圖1是示出根據示例實施例的用於形成具有與柵極電極自對準的DWELL區的公開的LDMOS器件的示例方法100中的步驟的流程圖。圖2A是示出根據示例實施例的具有顯示DWELL注入的DWELL區130的示例LDMOS器件的橫截面圖，DWELL注入利用柵極電極的至少一個邊緣描繪DWELL離子注入的邊緣，使得DWELL區顯示與柵極電極自對準，其中自對準的證據包括LDMOS器件的Leff僅為75nm至150nm。使用BiCMOS工藝流程描述方法100，如本領域已知的，BiCMOS工藝流程結合雙極性技術和CMOS技術。雖然本文描述了n溝道LDMOS電晶體，但是本領域的普通技術人員清楚的是，通過用p摻雜區代替n摻雜區來使用該信息形成p溝道LDMOS電晶體，並且反之亦然。
步驟101包括提供其上具有p外延層115的襯底110。p外延層115可以是約15μm至40μm厚。該工藝能夠包括在襯底上形成第一外延層，形成毯覆式(blanket)n+掩埋層(NBL)111，並且然後在NBL 111上形成第二外延層。襯底110一般為p+襯底或p-襯底，通常是從1×1016到1×1019cm-3的硼摻雜，並且p外延層115能夠具有從3×1014cm-3到3×1016cm-3的摻雜水平。襯底110和p外延層115兩者均能夠包括矽，並且還能夠包括其他材料。
所公開的LDMOS器件能夠包括隔離結構。例如，外部n型槽能夠以幾種方式形成。深溝槽(DT)能夠具有任選的電介質襯墊和NBL，DEEPN和NBL，DNWELL和NBL以及淺n阱(SNW)、BISO和NBL。BISO是在NBL111的邊緣處的第二外延工藝(在兩外延工藝中)之前執行的磷注入(但是在NBL爐驅動之後，NBL爐驅動將NBL 111更深地擴散到半導體諸如Si中)。BISO向上擴散到第二p外延中，使得能夠與例如SNW建立n槽連接(因此避免使用有時期望的DEEPN)。在所有這些情況下，NBL 111形成n型槽的底部，並且另一元件(DT，DEEPN等)形成n槽的向上連接到頂部半導體表面的垂直壁，這種頂部Si表面具有n+摻雜(來自NSD)、矽化物和接觸。
步驟102包括注入毯覆式PBL注入然後使PBL注入退火以在p外延115中的NBL 111上方形成p體區140的任選步驟。PBL注入能夠在400keV至3MeV的能量下使用從1×1012cm-2至1×1013cm-2的硼劑量。代替PBL注入，能夠另選地增加p外延層115中的摻雜水平，以控制p體區140中的背景硼摻雜水平。
步驟103包括在p體區140的部分內形成包括NDRIFT離子注入的n漂移(NDRIFT)區120。NDRIFT區120為LDMOS器件200提供漏極延伸區。對於LDMOS器件200，接著進行局部氧化工藝以形成LOCOS層137。然而，如圖3所示，在另一個實施例中，LDMOS器件是缺少LOCOS層137的「平面」器件。
此外，在步驟103之後，還可以形成SNW和淺p阱(SPW)。在圖2A中被示為SPW1 149的區是SPW的部分，SPW能夠來自利用用於形成CMOS邏輯和5V NMOS體擴散的常規淺p體注入的BiCMOS工藝，CMOS邏輯和5V NMOS體擴散兩者均可以針對LDMOS器件200任選地被注入(通常被注入有多個注入以提供不同的注入能量)，以形成用於LDMOS器件的深p體摻雜區。由SPW1 149提供的體摻雜增加了基極摻雜水平，以抑制由n+源極-p體-n+漏極形成的寄生橫向NPN雙極性。這種寄生NPN雙極性能夠限制LDMOS器件200的高電流工作，因為其能夠形成到安全工作區域(SOA)的邊界。任選的SNW在圖2A中被示為SNWell 155。
步驟102(PBL)、步驟103(NDRIFT)中的注入以及SNW和SPW注入通常能夠以任何順序執行。該方法還能夠包括在恢復引發的晶格損傷的注入的所有這些注入之後的RTA損傷退火。
步驟104包括形成柵極堆疊，其包括在p體區140上方形成柵極介電層122，其鄰近於p體區140和NDRIFT區120之間的結的相應側並且在p體區140和NDRIFT區120之間的結的相應側上，然後在柵極介電層122上形成圖案化柵極電極123。柵極介電層122可以是包括約10至15nm厚的氧化矽的5V柵極電介質。還可以使用與約3nm的二氧化矽一樣薄的柵極電介質，或使用比二氧化矽稍薄但具有比二氧化矽的大約為3.9的介電常數要高的介電常數的氮氧化矽(SION))柵極電介質。多晶矽是用於柵極電極123的一個示例柵極電極材料。然而，金屬柵極或基於CMOS的替換柵極工藝也能夠用於提供柵極電極123。
步驟105包括至少第一後柵極阱離子注入，第一後柵極阱離子注入包括進入到p體區140中的p型(DWELL離子注入)以形成DWELL區130。步驟105能夠包括全部處於不同能量的2個或更多個p型DWELL離子注入。一個或多個DWELL離子注入與柵極電極123(例如，多晶矽)的至少一個邊緣自對準，這使由所公開的LDMOS器件提供的短Leff(例如，75nm至150nm)能夠通過具有包括在用於DWELL離子注入的光掩模開口中的柵極電極的至少一個邊緣使得柵極電極123描繪出DWELL離子注入的邊緣並且作為結果DWELL與柵極自對準。包圍用於源極和集成背柵極區的柵極電極123開口的DWELL掩模開口以最小量暴露柵極電極123(諸如25nm至150nm，這取決於光刻設備的對準能力)，以確保DWELL注入被柵極電極123的一個或多個邊緣掩蔽。
由所公開的LDMOS器件提供的短Leff(例如，75nm至150nm)是從頂視圖圖像可獲得的特徵籤名，諸如通過使用摻雜分布的掃描電容顯微鏡圖像或掃描擴展電阻顯微鏡圖像獲得的。在BiMOS工藝流程的情況下，具有與用於BiMOS IC上的MOS器件的PSD或PLDD2大約一樣深的相對重的和陡峭分級的淺p型摻雜(來自自對準的DWELL離子注入)將是另一個特徵籤名。常規的DWELL摻雜將不僅進一步延伸到LDMOS溝道中，而且其將更均勻並且基本上更垂直地展開。又一個特徵籤名是當柵極電極為Dwell注入(例如具有跑道形柵極電極，參見圖2B)提供2個掩模邊緣時在柵極電極123的相應側上的淺DWELL p型注入的摻雜對稱性，這類似於具有用於S/D注入工藝的自對準柵極的常規MOS器件的源極和漏極中的對稱摻雜。
DWELL p型注入能量可以類似於在BiCMOS工藝中用於硼PSD和PLDD2步驟的能量，並且劑量通常應足以橫向形成溝道並抑制寄生體NPN效應。例如，可以使用這樣的硼注入，即能量為20keV，劑量為8×1013cm-2至3.0×1014 cm-2，諸如1.5×1014 cm-2，並且傾斜角小於5度，諸如2度。然而，除了硼，DWELLp型注入也能夠使用銦(In)。用於該注入的能量處於低能量以避免穿透所暴露的柵極電極123，諸如包括多晶矽。DWELL硼注入是垂直的或接近垂直(例如，2度傾斜)的並且劑量相對高(1.5×1014cm-2)，其兩個特性被認為在抑制體NPN動作同時維持形成良好的溝道區方面是有利的。上述SPWELL注入在柵極處理之前允許SPW1區149提供p體摻雜的較深部分，這進一步抑制寄生NPN。
還能夠添加任選的DWELL n型摻雜劑，諸如砷(或銻)，其中n型DWELL 135在圖2A中示出，砷(或銻)注入和p型Dwell注入是以任何順序。例如，劑量為4×1014cm-2至1.2×1015cm-2(例如，8×1014cm-2)，能量為4至30keV(例如，15keV)以及15度離子注入傾斜角的砷注入可以用於在一個具體實施例中形成n型DELL 135，或者以例如45度(2或4個旋轉)成角度的該注入中的一些或全部。約15keV的砷注入能量允許砷穿過鄰近於柵極電極123的柵極電介質122(例如，當5V氧化物時)，並且還通過反摻雜降低其中的摻雜濃度，以便減少柵極引發的參數轉變。15度左右的砷(或銻)注入角能夠降低電壓閾值(Vt)，而不減少DWELL p型注入劑量，使得能夠同時改善Vt和控制寄生NPN的體摻雜。DWELL p型注入和任選的Dwell砷(或銻)注入能夠使用相同的掩模。然而，NLDD注入(用於BiMOS工藝流程)可以與僅包含p型注入的DWELL一起使用。
所公開的多晶矽柵極工藝的DWELL激活/驅動能夠包括已經被包括在常規BiMOS工藝流程中的多晶矽氧化步驟，其在柵極圖案化、柵極蝕刻和柵極光致抗蝕劑去除之後，是短暫的熱氧化，所述短暫的熱氧化輕微氧化多晶矽的側壁，並形成「多晶矽裂口(polysilicon smile)」，其是在多晶矽柵極的邊緣處的柵極氧化物的輕微增厚。DWELL激活/驅動還能夠包括RTA工藝以激活一個或多個Dwell摻雜劑並輕微橫向擴展摻雜分布，這有助於形成良好限定的LDMOS器件溝道並抑制寄生體NPN雙極性作用。例如，在一個具體實施例中可以使用在約1,000℃下持續1至4分鐘的RTA。當柵極電極材料包括多晶矽時，n型源極-漏極注入(NSD)可以任選地與DWELL共同圖案化以降低源極電阻並且改善多晶矽柵極n型摻雜。
側壁間隔物138通常形成在柵極電極123的側壁上。間隔物材料的薄層也任選地顯示在柵極電極123的頂部上。在圖2A中示出的柵極電極123的頂部上的間隔物材料可以存在或可以不存在。在一個實施例中，側壁間隔物138包括氮化矽。示出了包括在間隔物138上方的金屬前電介質(PMD)139。
步驟106包括在DWELL區130中形成n+源極(源極)區148，以及在NDRIFT區120中形成n+漏極(漏極)區145。通常隨後進行接觸(例如，任選的矽化物，PMD 139和通孔)和金屬化處理，包括接觸DWELL區130的到背柵極的接觸142，到源極的接觸143，到漏極的接觸144，以及到柵極的接觸147。
使用該公開的DWELL工藝和相關聯的LDMOS布局，由於DWELL與柵極電極的一個或多個邊緣自對準，如上所述，LDMOS器件的LEFF可以減小到低至75nm。減小的LEFF使得能夠顯著改善RSP和Qgate兩者。LDMOS器件200還具有如圖2A所示的其XD參數，其對應於NDRIFT區120的外邊緣上的柵極電介質122的有源部分，該XD參數通常僅為200nm至300nm。先前的技術節點LDMOS器件具有約500nm至1,000nm的XD。因為更尖銳的DWELL摻雜，製造更尖銳的pn結，提供使用更尖銳的NDRIFT 120摻雜分布的機會，所以所公開的實施例減小了XD。由於該公開的特徵使得一切更小，所以需注意，光刻對準通常變得更重要，使得所公開的DWELL處理的自對準性質通常變得更重要。
對於功率轉換器應用，諸如在一個具體應用中用於半橋式降壓DC/DC轉換器，通常有三種不同類型的LDMOS器件。低側LDMOS電晶體具有接地的源極和體區，因此此類LDMOS器件能夠在p外延115中工作而沒有任何隔離(即，沒有深溝槽(DT)，沒有NBL，沒有BISO，以及沒有DEEPN下沉槽(sinker))。另一個LDMOS器件是構建到n型槽中的ISO LDMOS電晶體。ISO端子是n槽，並且其能夠與源極/背柵極區和漏極分開地偏置。又一個用於高側應用的LDMOS器件與ISO LDMOS電晶體類似地構建，但是ISO和漏極電連接在一起(通常通過金屬1(MET1))。對於這些類型的LDMOS器件中的每一個，需要增加開關頻率以減小外部無源部件諸如電感器的尺寸，同時保持集成功率FET中的低功耗。這涉及在導通狀態電阻RSP減小時減小功率FET的開關寄生Qgate和Cdrain，這些減小都由所公開的LDMOS器件提供。
圖2B是根據示例實施例的具有顯示DWELL注入的DWELL區130的示例LDMOS器件200』的頂視圖，DWELL注入利用柵極電極123』的邊緣描繪DWELL離子注入的邊緣，使得DWELL區130與柵極電極123自對準，其中柵極電極123是跑道配置。隔離槽240被示出為框架化LDMOS器件200』，LDMOS器件200』如上所述能夠包括NBL以及提供將p外延115的頂表面聯接到NBL 111的垂直壁的n+下沉槽。被示為142a的背柵極/體接觸區是在Dwell區130的表面處的集成背柵極接觸。背柵極/體接觸區142a能夠通過添加用於CMOS區段的p+SD(PSD)注入而形成在DWELL區130內，p+SD(PSD)注入是非常重度(p+)的硼摻雜。一種布置具有在常規幾何形狀中的多個背柵極PSD條紋或正方形，其中NSD注入覆蓋源極/背柵極區的未被PSD覆蓋的區域以與源極148的低電阻接觸。背柵極/體接觸區142a允許p型體區(Dwell區130和p體140)通過矽化物層歐姆短接至n+源極148。
對於LDMOS器件200』，DWELL掩模被圖案化，從而在兩側上的柵極電極123』上停止。通常期望避免將DWELL掩模開口延伸太遠進入柵極電極123』中，以避免用p型DWELL注入反摻雜多晶矽。
圖3示出根據示例實施例的具有顯示DWELL注入的DWELL區130的所公開的LDMOS器件300(沒有如圖2A中所示的LOCOS層137)的平面版本，DWELL注入利用柵極電極的邊緣描繪DWELL離子注入的邊緣，使得DWELL區130與柵極電極123自對準。如上所述，DWELL掩模被圖案化，在這種情況下，圖案停止在跑道形狀的兩側上的柵極電極123(例如，多晶矽)上。
用於CMOS電路系統的p型源極-漏極注入(PSD)可以任選地被圖案化以提供背柵極/體接觸142a(鄰近於NSD+DWELL區形成)，以減小寄生NPN的p體140的基極電阻，進一步抑制體NPN作用。DWELL掩模可以跨過背柵極/體接觸142a任選地延伸，或者其可以鄰近PSD邊緣停止。PLDD2(用於形成5V PMOS的純p型SD延伸注入)也可以任選地被添加到背柵極/體接觸142a，從而任選地部分延伸到圖2A中的n型DWELL 135中，以加強其中的p型體摻雜，從而進一步抑制寄生體NPN作用。
實例
通過以下具體實例進一步說明所公開的實施例，其不應以任何方式解釋為限制本公開的範圍或內容。
圖4A示出針對與具有LOCOS層137的LDMOS器件200類似的所公開的LDMOS器件(示為「10V新LDMOS」)與已知的LDMOS器件(示為「已知的LDMOS 7V ISO LDMOS」)的模擬VGate與QGate曲線圖。如上所述，已知的LDMOS器件在工藝早期(柵極之前)具有DWELL，其被認為產生DWELL擴散與多晶矽柵極的邊緣之間的未對準，這導致LDMOS器件的LEFF為至少200nm，通常為≥500nm(0.5μm)。Qgate被示為通過所提供的短Leff(約100nm)和LOCOS層顯著改善。
圖4B示出針對所公開的LDMOS器件(示為「新LDMOS」)與已知的LDMOS器件的RDS.QGtot的模擬數據。RDS.QGtot被示為通過所公開的LDMOS器件大大減少。圖4C示出針對所公開的LDMOS器件(再次示為「新LDMOS」)與已知的LDMOS器件的RSP的模擬數據。RSP被示為也通過所公開的LDMOS器件大大減少。這些參數比已知的LDMOS器件顯著改善，同時還發現了保持LDMOS器件抵擋漏極電壓的能力(即，不犧牲漏極-源極擊穿電壓(BVDSS))並維持低的結洩漏。
所公開的實施例能夠用於形成半導體晶片，其可以集成到各種組裝流程中以形成各種不同的器件和相關產品。半導體晶片可包括其中的各種元件和/或其上的各層，包括阻擋層、介電層、器件結構、有源元件和無源元件，包括源極區、漏極區、位線、基極、發射極、集電極、導電線、導電通孔等。此外，半導體晶片能夠由包括雙極性、絕緣柵雙極性電晶體(IGBT)、CMOS、BiCMOS和MEMS的各種工藝形成。
本公開相關領域的技術人員將理解，在要求保護的發明的範圍內，許多其他實施例和實施例的變型是可能的，並且在不脫離本公開的範圍的情況下，可以對所描述的實施例做出進一步的添加、刪除、替換和修改。