從信息存儲介質中讀取信息的設備和方法
2023-04-26 12:11:16 1
專利名稱：從信息存儲介質中讀取信息的設備和方法
技術領域：
本發明涉及從信息存儲介質中讀取信息的設備和方法。本發明還涉及對數據讀取通道中一個或多個部件的操作進行實時調整的方法。
背景技術：
大家知道，自動的介質存儲庫為讀取大量存儲介質提供了成本有效的途徑。通常，介質存儲庫包含大量的存儲槽，其上可以存放便攜數據存儲介質。典型的便攜數據存儲介質有磁帶盒、光學存儲盒、磁碟盒、電子存儲介質，等等。對於「電子存儲介質」，申請人指的是諸如PROM、EPROM、EEPROM、Flash PROM、小型快速擦寫存儲器、智能介質等等的裝置。
一個(或多個)存取器通常從存儲槽存取數據存儲介質，並為了在被訪問的介質中讀/或寫數據，將所訪問的介質分發到數據存儲設備。適當的電子設備操作存取器和數據存儲裝置，以便向連接的在線主計算機系統提供信息，和/或從該處接收信息。
磁、光或電的可更換介質都存在可變性。例如，這種可變性包含該介質的生產商之間的不一致性。另外，有的磁/光介質包含有使用脈衝位置調製的編碼信息。其它的磁/光介質包含有使用脈衝寬度調製的編碼信息。還有一些介質包含使用脈衝位置調製和脈衝寬度調製兩種方式編碼的信息。另外，隨著介質的現代化，也隨之產生這樣的可變性。
為了將這種介質可變性的不良影響降到最低，需要一種從信息存儲介質中讀取信息的設備和方法，其中該方法動態地實時(即在介質正被讀取時)調節讀取通道中一個或多個部件的操作參數。
發明內容
本發明包括使用讀取通道從信息存儲介質中讀取信息的方法和設備，其中讀取通道包含數據緩存器。本發明的方法在一時間間隔上讀取信息存儲介質，並在該時間間隔上生成包括有存儲介質中編碼的信息的模擬波形，而且在整個時間間隔中向本發明的讀取通道提供該模擬波形。讀取通道與包括讀取通道的一個或多個第一操作參數的控制器進行通信。在時間間隔的第一部分期間，本發明的方法使用一個或多個第一操作參數根據模擬波形生成數位訊號。
本發明的方法設置糾錯率門限。雖然使用一個或多個第一操作參數形成數位訊號，但本發明的方法按照實際糾錯率對數位訊號進行糾錯，而且在時間間隔的第一部分期間，判斷實際糾錯率是否高於糾錯率門限。如果實際糾錯率不高於糾錯率門限，那麼本發明的方法使用一個或多個第一操作參數在整個時間間隔中繼續生成數位訊號。
可選地，如果實際錯誤量比糾錯門限高，本發明的方法在時間間隔的第一部分期間採集數位訊號，將採集的數據儲存在數據緩存器中，從緩存器中讀取該數據，使用採集的數據生成一個或多個第二操作參數，並且向讀通道提供所述一個或多個第二操作參數。此後，本發明的方法使用一個或多個第二操作參數根據模擬波形生成數位訊號。
結合附圖閱讀下面的詳細說明可更好理解本發明，附圖中的類似參考代號指示類似的部分，其中圖1是本發明的數據存儲和檢索系統的一個實施例的透視圖；圖2是磁帶頭的軌道布局的圖表；圖3是示出本發明的數據存儲和檢索系統的一個實施例的部件的模塊圖；圖4是示出本發明的讀通道組件的部件的模塊圖；圖5是示出互連多個讀取通道和數據緩存器的通信鏈路的模塊圖；圖6是示出復用器/解復用器電路和用來從8個不同測試口採集信息的通信鏈路的模塊圖；圖7是示出復用器/解復用器電路和用來從4個不同測試口採集信息的通信鏈路的模塊圖；圖8是示出復用器/解復用器電路和用來從2個不同測試口採集信息的通信鏈路的模塊圖；圖9是示出復用器/解復用器電路和用來從1個測試口採集信息的通信鏈路的模塊圖；圖10是總結從信息存儲介質中讀取信息的本發明方法的步驟的流程圖；而圖11是總結從(N)個測試口採集數據的本發明方法的步驟的流程圖。
具體實施例方式在圖解說明中，類似的數字與附圖中描述的類似部分相對應。用磁帶驅動單元中配置的讀通道組件作為實施例對本發明進行說明。但是，下面本發明設備和方法的說明並不意味著本發明局限於從磁帶讀取信息或數據處理應用，本發明在此一般可用於從信息存儲介質讀取信息。
圖3圖解說明了其中可實現本發明優選實施例的硬體和軟體環境。除其它程序外，主計算機390包含有存儲管理程序310。在某些實施例中，主計算機390包括單臺計算機。在可選實施例中，主計算機390包括一臺或更多的大型計算機，一個或多個工作站，一個或多個個人計算機，它們的組合，等等。
在主計算機390和諸如數據存儲及檢索系統320的數據存儲及檢索系統所管理的輔助存儲裝置之間，通過通信鏈路350，352和356傳送信息。通信鏈路350，352和356包括串行互連(諸如RS-232電纜或RS-422電纜)，乙太網互連，SCSI互連，光纖信道互連，ESCON互連，FICON互連，區域網(LAN)，專用廣域網(WAN)，公共廣域網，存儲區域網(SAN)，傳輸控制協議/網際協議(TCP/IP)，網際網路，及其組合。
在圖3示出的實施例中，數據存儲和檢索系統320包含數據存儲裝置130和140。在可選實施例中，本發明的數據存儲及檢索系統320包括2個以上的數據存儲裝置。
多個便攜數據存儲介質360可移動地裝在本發明的數據存儲及檢索系統內。在某些實施例中，多個便攜數據存儲盒370內裝有多個數據存儲介質360。每個這樣的便攜數據存儲盒都能夠可更換地安裝在適當的數據存儲裝置內。
數據存儲和檢索系統320還包含管理數據存儲裝置130和140，及多個便攜數據存儲盒370的程序邏輯。在可選實施例中，數據存儲及檢索系統320和主計算機390可共同安裝在單一設備內。在這種情況下，例如為了安全或其它原因，主計算機390可與另一個主計算機連接，以便將一組庫指令/協議轉換成另一組庫指令或協議，或將庫指令從一個通信接口傳向另一個。
主計算機390包括諸如大型機，個人計算機，工作站等的計算機系統，包含有諸如Windows，AIX，Unix，MVS，LINUX等作業系統。(Windows是微軟公司的註冊商標，AIX和MVS是IBM公司的註冊商標，而UNIX是在美國和其它國家通過Open集團專門授權的註冊商標。)主計算機390上的存儲管理程序310可以包含本領域已知的存儲管理型程序的功能，該型管理程序對向數據存儲和檢索系統(諸如在IBM MVS作業系統中實現的IBM DFSMS)傳送數據進行管理。
數據存儲和檢索系統320包含計算機系統，並且對例如多個磁帶機和盒帶進行管理。在這樣的磁帶機實施例中，磁帶機130和140可以是本領域已知的任何適當磁帶機，例如TotalStorageTM3590磁帶機(TotalStorage是IBM公司的註冊商標)。同樣，磁帶盒370也可以是本領域已知的任何合適磁帶盒，例如ECCST，Magstar，TotalStorageTM3420、3480、3490E、3580、3590帶盒等等。
現在參照圖1，自動數據存儲和檢索系統100如圖所示帶有第一存儲槽壁102和第二存儲槽壁104。便攜數據存儲介質分別存放在這些存儲槽內。在某些實施例中，這樣的數據存儲介質分別安裝在便攜容器，也就是盒子內。這樣的數據存儲介質的範例包括磁帶，各種磁碟，各種光碟，電子存儲介質等等。
本發明的自動數據存儲及檢索系統包括一個或多個存取器，例如存取器110和120。象圖1顯示的，存取器110和120沿著位於第一存儲槽壁102和第二存儲槽壁104之間的通道的軌道170雙向運行。存取器是機器人裝置，其可從第一存儲壁102或第二存儲壁104存取便攜數據存儲介質，並為了在其中讀和/或寫數據，而將存取的介質傳送給數據存儲裝置130/140，還可將介質送返合適的存儲槽。數據存儲裝置130包含數據存儲裝置控制器134。數據存儲裝置140包含數據存儲裝置控制器144。
裝置160包括庫控制器。在某些實施例中，庫控制器160與計算機集成為一體。操作者輸入站150允許用戶與本發明的自動數據存儲和檢索系統100通信。電源部件180和電源部件190都包含一個或多個供電單元，以向安裝在本發明的自動數據存儲及檢索系統內的各個部件供電。輸入/輸出站172包含以可作樞軸運動的方式附裝於系統100側面的存取門174。便攜數據存儲盒可放入系統內，或可選擇地，通過站172/存取門174從系統內移除。
在數據存儲驅動器130和/或140包括磁帶機單元的實施例中，該磁帶機單元除了別的之外還包含磁帶頭。現在參照圖2，多元件磁帶頭200包含在磁帶上讀取或記錄信息的多個讀/寫元件。在某些實施例中，磁帶頭200包括薄膜磁阻傳感器。在圖解說明的實施例中，磁帶頭200可構造成圖2所示的那樣。磁帶頭200的長度基本與磁帶寬度相對應。在某些實施例中，磁帶頭200包含32個讀/寫元件對(標有「RD」和「WD」)，和3組伺服讀元件(例如LS1和RS6)，其與3個寫在磁帶上的伺服區域相對應。在圖解說明的實施例中，32個讀/寫元件對被分成8對一組，即組201，221，241和261。
磁帶頭200還包含多個伺服傳感器，以檢測包括磁帶上預記錄的線性伺服邊緣的伺服信號。在圖2的實施例中，均具有8個讀/寫元件對的相鄰組被2個軌道分開，具有4個伺服傳感器的組佔據了這2個軌道。每個具有4個傳感器的組可被稱為「伺服組」，例如，伺服組211，伺服組231，及伺服組251。
在圖解說明的實施例中，磁頭200包含了分別製造、然後組裝在一起的左和右模塊。寫和讀元件沿著每一模塊的長度(也就是說跨越磁帶的寬度)橫向交替，起初寫元件在左模塊的位置，而讀元件在右模塊的相應位置。因此，左模塊中的每個寫元件與右模塊中相應位置上的讀元件配對，而且左模塊內每個讀元件與右模塊上相應位置上的寫元件相配對，使得寫/讀元件對與讀/寫元件對橫向交替。
圖4示出了本發明的異步讀通道組件的一個實施例的部件。在圖4圖解說明的實施例中，本發明的異步讀通道組件包含微處理器接口401，數據緩存器403，互連微處理器接口401和緩存器403的通信鏈路402。在某些實施例中，數據緩存器403包括一個或多個SRAM裝置。在某些實施例中，數據緩存器403有大約4千字節的存儲量。在某些實施例中，數據緩存器403包括大約4千字節以上的存儲量。
本發明的讀通道還包含模數轉換器405，均衡器415，中間線性濾波器425，樣本插值器435，增益控制模塊445，相位誤差生成器455，PLL電路465，相位插值器475，路徑度量模塊486和路徑存儲器489。與路徑存儲器489組合在一起的路徑度量模塊486包括有時被稱為最大似然性檢測器485的部件。在某些實施例中，本發明的讀通道包含PR4最大似然性檢測器。在某些實施例中，本發明的讀通道包含EPR4最大似然性檢測器。
在某些實施例中，本發明的設備包含單一讀通道。在某些實施例中，本發明的設備包含多個讀通道。在某些實施例中，本發明的設備包含8個讀通道。在某些實施例中，本發明的設備包括與2個伺服通道組合在一起的8個讀通道。
在用諸如讀/寫頭200這樣的讀取頭從磁帶讀取信息時，首先形成包括該信息的模擬波形。象ADC 405這樣的模數轉換器將模擬波形轉換成第一數位訊號。第一數位訊號通過通信鏈路409提供給均衡器415。通信鏈路409包含有測試口410。在某些實施例中，均衡器415包括有限脈衝響應(「FIR」)濾波器。這樣的FIR濾波器整形第一數位訊號以產生第二數位訊號。
通信鏈路411互連接測試410和數據緩存器403。在某些實施例中，通信鏈路411包含一個或多個互連測試410和一個或多個數據口的通信鏈路，將一個或多個數據口和一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
均衡器415中形成的第二數位訊號通過通信鏈路419提供給中間線性濾波器(mid-linear filter)。通信鏈路419包含測試口420。中間線性濾波器425在樣本單元的中部確定均衡信號的值。中間線性濾波器425生成包括均衡信號和樣本單元中部的均衡信號值的第三數位訊號。
通信鏈路421互連測試口420和數據緩存器403。在某些實施例中，通信鏈路421包含互連測試口420和一個或多個數據口的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
中間線性濾波器425中形成的第三數位訊號通過通信鏈路429提供給樣本插值器435。通信鏈路429包含測試口430。樣本插值器435從中間線性濾波器425接收第三數位訊號，並使用PLL電路465的輸出在同步採樣時間上估計均衡信號。本發明用同步採樣時間表示位單元(bit cell)時鐘到達的時間。PLL電路465提供這個時間。樣本插值器435提供第四同步數位訊號。
通信鏈路431互連測試口430和數據緩存器403。在某些實施例中，通信鏈路431包含互連測試口430和一個或多個數據口的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
樣本插值器435形成的第四數位訊號通過通信鏈路439提供給增益控制模塊445。通信鏈路439包含測試口440。增益控制模塊445調節第四信號的幅度，以形成具有被設置成最大似然性檢測器485所需的預定水平的幅度的第五數位訊號。第五數位訊號通過通信鏈路448提供給最大似然性檢測器485。通信鏈路448包含測試口480。通信鏈路481互連測試口480和數據緩存器403。最大似然性檢測器的輸出是通信鏈路492上的數據和通信鏈路493上的數據有效信號。
通信鏈路481互連測試口480和數據緩存器403。在某些實施例中，通信鏈路481包含互連測試口480和一個或多個數據口的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
增益控制模塊445形成的第五數位訊號也通過通信鏈路449提供給相位誤差生成器455。通信鏈路449包含測試口450。相位誤差生成器455估計第五數位訊號的相位，並生成誤差信號。
通信鏈路451互連測試口450和數據緩存器403。在某些實施例中，通信鏈路451包含將測試口450和一個或多個數據口互連的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，和將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
相位誤差生成器455通過通信鏈路459將相位誤差信號提供給PLL電路465。通信鏈路459包含有測試口460。通信鏈路461互連測試口460和數據緩存器403。在某些實施例中，通信鏈路461包含互連測試口460和一個或多個數據口的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存403互連的一個或多個通信鏈路。
PLL電路465對相位誤差生成器455提供的相位誤差進行處理，其過濾該相位誤差，並確定同步位單元邊界的位置。同步位單元邊界的位置分別通過通信鏈路469和478提供給相位插值器475和樣本插值器435。通信鏈路469包含測試470。通信鏈路478包含測試口479。
通信鏈路471互連測試口470和數據緩存器403。在某些實施例中，通信鏈路471包含互連測試口470和一個或多個數據口的一個或多個通信鏈路，將一個或多個數據口與一個或多個復用器互連的一個或多個通信鏈路，將一個或多個復用器與一個或多個解復用器互連的一個或多個通信鏈路，以及將一個或多個解復用器與數據緩存器403互連的一個或多個通信鏈路。
圖5示出了通道0，1，2，3，4，5，6和7這8個讀通道和數據緩存器403之間的互連。在某些實施例中，SRAM裝置590包括數據緩存器403。通道0，1，2，3，4，5，6和7中的每一個都包含均衡器415，中間線性濾波器425，樣本插值器435，增益控制模塊445，相位誤差生成器455，PLL電路465，相位插值器475和最大似然性檢測器485。通道0，1，2，3，4，5，6和7中的每一個還包含通信鏈路407，409，417，419，427，429，437，439，447，448，449，457，459，467，469，477，487，492和493。通道0，1，2，3，4，5，6和7中的每一個還包含測試口410，420，430，440，450，460，470，479，480和490。
通道0，1，2，3，4，5，6和7中的每一個還包含通信鏈路411，421，431，441，451，461，471，481和491。在圖5圖解說明的實施例中，通信鏈路411，421，431，441，451，461，471，481和491配置在與數據口502和504互連的通道0上。同樣，通信鏈路411，421，431，441，451，561，471，481和491配置在分別互連數據口512/514，522/544，532/534，542/544，552/554，562/564和572/574的通道1，2，3，4，5，6和7上。
數據口502/504分別通過通信鏈路506/508與復用器模塊580進行通信。數據口512/514分別通過通信鏈路516/518與復用器模塊580進行通信。數據口522/524分別通過通信鏈路526/528與復用器模塊580進行通信。數據口532/534分別通過通信鏈路536/538與復用器模塊580進行通信。數據口542/544分別通過通信鏈路546/548與復用器模塊580進行通信。數據口552/554分別通過通信鏈路556/558與復用器模塊580進行通信。數據口562/564分別通過通信鏈路566/568與復用器模塊580進行通信。數據口572/574分別通過通信鏈路576/578與復用器模塊580進行通信。
復用器模塊580通過一個或多個通信鏈路與解復用器模塊581進行通信。解復用器模塊581通過將SRAM模塊591，592，593，594，595，596，587和598與SRAM 590分別互連的通信鏈路582，583，584，585，586，587，588和589向SRAM 590提供數據。復用器模塊580和解復用器模塊581的設計，以及將復用器模塊580和解復用器模塊581互連的通信鏈路的數量是用於採集數據的測試口的數量的函數。
例如，如果本發明的設備被用來從8個通道實時採集數據，那麼就使用圖6的實施例，其中復用器模塊580包括復用器600，610，620，630，640，650，660和670。在這個8通道的數據採集實施例中，沒有使用解復用器。如果本發明的設備被用來從4個通道實時採集數據，那麼就使用圖7的實施例，其中復用器模塊580包括復用器700，710，720和730，而且其中解復用器模塊581包含解復用器705，715，725和735。復用器700，710，720和730分別使用通信鏈路707，717，727和737向解復用器705，715，725和735分別提供數據。
如果本發明的設備被用來從2個通道實時採集數據，那麼就使用圖8的實施例，其中復用器模塊580包括復用器800和810，而且其中解復用器模塊581包含解復用器805和815。復用器800，810分別使用通信鏈路807，817向解復用器805和815分別提供數據。如果本發明的設備被用來從1個通道實時採集數據，那麼就使用圖9的實施例，其中復用器模塊580包括復用器900，而且其中解復用器模塊581包含解復用器905。復用器900使用通信鏈路907向解復用器905提供數據。
在某些實施例中，圖4，5，6，7，8和9中說明的裝置，測試口，通信鏈路等等都通過硬連線電路來實現。在某些實施例中，圖4，5，6，7，8和9說明的部分或所有裝置，測試口，通信鏈路等等可通過專用處理器實現。在某些實施例中，圖4，5，6，7，8和9說明的部分或所有裝置，測試口，通信鏈路等等可通過高速通用編程處理器實現。在某些實施例中，圖4，5，6，7，8和9說明的部分或所有裝置，測試口，通信鏈路等等可包括一個或多個專用集成電路，即「ASIC」。
本發明包含使用本發明的讀通道從信息存儲介質讀取信息的方法。現在參照圖10，本發明的方法在步驟1005中提供在其上編碼有信息的信息存儲介質。在某些實施例中，這樣的信息存儲介質包括磁存儲介質，光學存儲介質，電子存儲介質，和/或其組合。對於」磁存儲介質」，本發明用其表示其中一種或多種磁性質可被差動調節以便在其中對信息進行編碼的介質。對於「光學存儲介質」，本發明用其表示其中一種或多種光學性質可被差動調節以便在其中可信息進行編碼的介質。對於「電子存儲介質」，本發明用其表示諸PROM，EPROM，EEPROM，快速擦寫PROM，小型快速擦寫存儲器，智能介質等等的裝置。
在步驟1010中，針對一個或多個包括本發明的讀通道的部件，本發明的方法選擇一個或多個初始操作參數，也就是第一操作參數。對於「讀通道」，本發明用其表示被用來從信息存儲介質檢索信息，對該信息進行調整/放大/糾錯，並將其傳送給一個或多個提出請求的計算機的裝置。在某些實施例中，本發明的讀通道包含在圖4，5，6，7，8和9中提及的裝置和通信鏈路。
在某些實施例中，步驟1010由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1010由諸如主計算機390(圖1，3)的主計算機執行。在某些實施例中，步驟1010由諸如控制器160(圖1)的數據存儲及檢索系統控制器執行。在某些實施例中，步驟1010由使用諸如站150(圖1)的操作者輸入站的用戶執行。
在某些實施例中，步驟1010的初始操作參數包括在製造讀取通道裝置時建立的那些操作參數。在某些實施例中，步驟1010的初始操作參數包括在製造讀取通道時建立的那些操作參數。在某些實施例中，步驟1010的初始操作參數包括在製造一個或多個讀通道裝置時建立的那些操作參數，其中結合在製造讀通道時確定的一個或多個操作參數。在某些實施例中，一個或多個初始操作參數被儲存在諸如控制器134(圖1，3)和/或144(圖1，3)的數據存儲裝置控制器內。
在步驟1020中，本發明的方法設置糾錯門限。如上所述，本發明的讀通道包含糾錯模塊495。步驟1020的糾錯門限包括最大可接受差錯率，即在到達最大可接受差錯率時對提供給糾錯模塊的數位訊號進行一次或多次校正。在某些實施例中，糾錯門限由用戶決定。而在某些實施例中，糾錯門限被設置在安裝於數據存儲裝置控制器內的固件中。在某些實施例中，糾錯門限被設置在安裝於數據存儲及檢索系統控制器內的固件中。在某些實施例中，糾錯門限由系統用戶設置。而在某些實施例中，糾錯門限由主計算機決定。
本領域技術人員可以理解，在一時間段上從信息存儲介質讀取信息。象上面說明的，本發明的方法首先形成包括在信息存儲介質中編碼的信息的模擬波形。模擬波形在該時間間隔上連續形成。在該時間間隔上，根據該模擬波形形成數位訊號。在步驟1025中，在時間間隔的第一部分中，本發明的方法使用步驟1010的第一操作參數從信息存儲介質讀取信息。
在步驟1030中，本發明的方法對使用第一操作參數形成的數位訊號進行糾錯。步驟1030還包含確定實際的糾錯率。在某些實施例中，步驟1030由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)的存儲裝置控制器執行。在某些實施例中，步驟1030由諸如主計算機390(圖1，3)的主計算機執行。在某些實施例中，步驟1030由諸如控制器160(圖1)這樣的數據存儲及檢索系統控制器執行。
在步驟1040中，本發明的方法判斷步驟1030的實際糾錯率是否比步驟1020的糾錯門限高。在某些實施例中，步驟1040由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1040由諸如主計算機390(圖1，3)這樣的主計算機執行。在某些實施例中，步驟1040由諸如控制器160(圖1)這樣的數據存儲和檢索系統控制器執行。在某些實施例中，步驟1040由使用諸如站150(圖1)這樣的操作者輸入站的用戶執行。
如果本發明的方法在步驟1040判斷實際糾錯率不比糾錯門限高，那麼本發明的方法從步驟1040轉為步驟1005，並繼續使用第一操作參數從信息存儲介質讀取信息。可選擇的是，如果本發明的方法在步驟1040判斷實際糾錯率比糾錯門限高，那麼本發明的方法調整一個或多個讀通道裝置的操作參數，以降低實際的糾錯率。
更特別的是，如果本發明的方法在步驟1040判斷實際糾錯率比糾錯門限高，那麼本發明的方法就從步驟1040轉為步驟1050，其中本發明的方法選擇一個或多個讀通道裝置以進行優化。在某些實施例中，這一個或多個讀通道裝置從包括以下裝置的組中挑選均衡器415，中間線性濾波器425，樣本插值器435，增益控制模塊445，相位誤差生成器455，PLL電路465，相位插值器475，及最大似然性檢測器485。
在某些實施例中，步驟1050由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1050由諸如主計算機390(圖1，3)這樣的主計算機執行。在某些實施例中，步驟1050由諸如控制器160(圖1)這樣的數據存儲和檢索系統控制器執行。在某些實施例中，步驟1050由使用諸如站150(圖1)這樣的操作者輸入站的用戶執行。
在步驟1060中，本發明的方法從步驟1050選擇的一個或多個測試口收集數據。在某些實施例中，步驟1060包含激活這些一個或多個測試口，例如一個或多個測試口410，420，430，440，450，470，479，480和490。在某些實施例中，步驟1060包含從這些一個或多個測試口向諸如數據緩存器403這樣的數據緩存器傳送數據。
在某些實施例中，步驟1060包含從配置在單個讀通道上的單個測試口收集信息。在某些實施例中，步驟1060包含從配置在單個讀通道上的多個測試口收集信息。在某些實施例中，步驟1060包含從配置在多個讀通道上的多個測試口收集信息。
在某些實施例中，步驟1060由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1060由諸如主計算機390(圖1，3)這樣的主計算機執行。在某些實施例中，步驟1060由諸如控制器160(圖1)這樣的數據存儲和檢索系統控制器執行。
在步驟1070中，本發明的方法將步驟1060收集的信息存儲在諸如數據緩存器403的數據緩存器中。在步驟1080中，控制器讀取步驟1070中存儲的信息。在某些實施例中，步驟1080由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1080由諸如主計算機390(圖1，3)這樣的主計算機執行。在有些實施例中，步驟1080由諸如控制器160(圖1)這樣的數據存儲和檢索系統控制器執行。
通過使用在步驟1080中讀取的信息，在步驟1090中，本發明的方法針對步驟1050中選擇的裝置生成經過調整的操作參數。在某些實施例中，步驟1090由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1090由諸如主計算機390(圖1，3)這樣的主計算機執行。在某些實施例中，步驟1090由諸如控制器160(圖1)這樣的數據存儲及檢索系統控制器執行。
在步驟1095中，步驟1090的經過調整的操作參數被提供給步驟1050中選擇的裝置。在某些實施例中，步驟1095由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1095由諸如主計算機390(圖1，3)這樣的主計算機執行。在某些實施例中，步驟1095由諸如控制器160(圖1)這樣的數據存儲及檢索系統控制器執行。
在某些實施例中，步驟1095包含使用一個或多個通信鏈路407，417，427，437，447，457，467，477和487傳送經過調整的操作參數。本發明的方法從步驟1095轉為步驟1040，並繼續進行。
圖11簡述了使用一個或多個測試口從一個或多個讀通道採集數據的本發明方法的步驟。本發明的方法從其中選擇一個或多個測試口的步驟1050(圖10)轉為步驟1110，在該步驟中本發明的方法將這些一個或多個選定測試口的輸出設置為信號源。在某些實施例中，步驟1110由諸如裝置控制器134(圖1，3，4)或裝置控制器144(圖1，3，4)這樣的存儲裝置控制器執行。在某些實施例中，步驟1110由諸如主計算機390(圖1，3)的主計算機執行。在某些實施例中，步驟1110由諸如控制器160(圖1)這樣的數據存儲及檢索系統控制器執行。
在步驟1115中，本發明的方法使能SRAM內核。在某些實施例中，步驟1115由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1115由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1115由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1120中，本發明的方法為SRAM的輸入選擇(N)個數據通道。在某些實施例中，(N)是等於或大於1、並且等於或小於8的整數。如果數據是從單一讀通道中的單一測試口採集的數據，那麼(N)就設為1。如果數據是從8個不同的讀通道採集的數據，那麼(N)就設為8。在某些實施例中，步驟1120由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1120由諸如主計算機390的主計算機執行。在某些實施例中，步驟1120由諸如控制器160的數據存儲及檢索系統控制器執行。
在步驟1125中，本發明的方法選擇觸發信號(trigger)。對於「觸發信號」，本發明用其表示啟動數據採集的信號。在某些實施例中，觸發信號包括來自於實際糾錯率大於糾錯率門限的糾錯模塊495的信號。在某些實施例中，觸發信號包括來自讀取頭在記錄介質的校準區上的糾錯模塊495的信號，即「DSS」觸發信號。在某些實施例中，觸發信號包括來自諸如控制器134(圖1，3，4)的數據存儲裝置控制器的信號。在某些實施例中，觸發信號包括來自諸如控制器160(圖1)的數據存儲及檢索系統控制器的信號。在某些實施例中，觸發信號包括來自諸如主計算機390(圖1，3)的主計算機的信號。在某些實施例中，觸發信號包括來自諸如操作者輸入站150(圖1)的操作者輸入站的信號。
在步驟1130中，本發明的方法設置SRAM以採集每第8/(N)個時鐘的數據。在某些實施例中，步驟1135由諸如裝置控制器134/144的存儲裝置控制器執行。在某些實施例中，步驟1135由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1135由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1135中，本發明的方法選擇MUX/DEMUX模塊以進行數據採集。例如，如果從8個不同的測試口採集數據，那麼本發明的方法就選擇圖6示出的MUX模塊。如果從4個不同測試口採集數據，那麼本發明的方法就選擇圖7示出的MUX/DEMUX模塊。如果從2個不同測試口採集數據，那麼本發明的方法就選擇圖8示出的MUX/DEMUX模塊。如果從1個測試口採集數據，那麼本發明的方法就選擇圖8示出的MUX/DEMUX模塊。在某些實施例中，步驟1135由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1135由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1135由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1140中，本發明的方法禁止外部SRAM寫功能。在某些實施例中，步驟1140由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1140由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1140由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1145中，本發明的方法設置SRAM接口以便在檢測到選擇的觸發信號時開始採樣。在某些實施例中，步驟1145由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1145由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1145由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1150中，本發明的方法使能選定的觸發信號。在某些實施例中，步驟1150由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1150由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1150由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1155中，本發明的方法進行等待，直至檢測到選定的觸發信號。在某些實施例中，步驟1155由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1155由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1155由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1160中，本發明的方法判斷是否檢測到選定的觸發信號。在某些實施例中，步驟1160由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1160由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1160由諸如控制器160這樣的數據存儲及檢索系統控制器執行。如果本發明的方法在步驟1160判斷還沒有檢測到選定的觸發信號，那麼本發明的方法就從步驟1160轉到步驟1155。
可選擇的是，如果本發明的方法在步驟1160判斷已經檢測到選定的觸發信號，那麼本發明的方法就從步驟1160轉到步驟1165，其中本發明的方法在步驟1050(圖10)選擇的測試口上收集數據。在某些實施例中，步驟1165由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1165由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1165由諸如控制器160這樣的數據存儲及檢索系統控制器執行。
在步驟1170中，本發明的方法判斷數據緩存器是否已填滿。在某些實施例中，步驟1175由諸如裝置控制器134或裝置控制器144這樣的存儲裝置控制器執行。在某些實施例中，步驟1170由諸如主計算機390這樣的主計算機執行。在某些實施例中，步驟1170由諸如控制器160這樣的數據存儲及檢索系統控制器執行。如果本發明的方法在步驟1170判斷數據緩存器已填滿，那麼本發明的方法從步驟1170轉到步驟1180(圖10)。可選擇的是，如果本發明方法在步驟1170判斷數據緩存器沒有填滿，那麼本發明的方法就從步驟1170轉到步驟1165，其中本發明的方法繼續在選擇的通道上收集數據。
本發明的方法如圖10和11所述的實施例可分別實施。此外，在某些實施例中，圖10和/或11中提及的單獨步驟可以組合，排除，或重定序。
範例I和II進一步向本領域技術人員說明了如何實施及使用發明，以及如何識別其實施例。但是，只由附加權利要求定義的發明範圍並不局限於這些範例。
範例I在範例I中，從配置在使用DSS觸發信號的8個不同讀通道上的測試口410採集第一數位訊號，即均衡器415的輸入。表I列出了各個寄存器，寄存器設置，和為以後分析而採集第一數位訊號的步驟的說明。在某些實施例中，在表I中示出的寄存器被配置在微處理器接口401上。如果在該範例中，數據緩存器有大約4KB的儲存容量，那麼8個信號源中的每一個都分配了大約500B的存儲容量。
在某些實施例中，在表I中示出的寄存器被配置在數據存儲及檢索系統控制器內。在某些實施例中，在表I中示出的寄存器被配置在主計算機內。
表I
範例II在範例II中，從使用存儲裝置微處理器觸發信號的讀通道5上的測試口410採集第一數位訊號，即均衡器415的輸入。表II列出了各個寄存器，寄存器設置，以及為以後分析而採集第一數位訊號的步驟的說明。在某些實施例中，在表II中示出的寄存器被配置在微處理器接口401上。在該範例中，數據緩存器的所有存儲能力都分配給從單一信號源採集的數據。
在某些實施例中，在表II中示出的寄存器被配置在數據存儲及檢索系統控制器內。在某些實施例中，在表II中示出的寄存器被配置在主計算機內。
表II
本發明包含製造產品，該產品包括具有配置其中的計算機可讀程序代碼的計算機可用介質，所述程序代碼用於使用本發明的讀通道組件從信息存儲介質讀取數據。本發明還包括可用於可編程計算機處理器的電腦程式產品，其中具有計算機可讀程序代碼，用於實現使用本發明的讀通道組件從信息存儲介質讀取數據的方法。
雖然本發明的優選實施例已詳細說明，但應當理解，本領域技術人員顯然可以在不脫離如下面權利要求所述的本發明範圍的情況下完成這些實施例的修改和調整。
權利要求
1.一種讀通道，包括模數轉換器；均衡器；互連所述均衡器和所述模數轉換器的第一通信鏈路，其中所述第一通信鏈路包括第一測試口；數據緩存器；互連所述第一測試口和所述緩存器的第二通信鏈路；微處理器接口；互連所述數據緩存器和所述微處理器接口的第三通信鏈路；互連所述微處理器接口和所述均衡器的第四通信鏈路。
2.根據權利要求1的讀通道，還包括中間線性濾波器；互連所述中間線性濾波器和所述均衡器的第五通信鏈路，其中所述第五通信鏈路包括第二測試口；互連所述中間線性濾波器和所述數據緩存器的第六通信鏈路；互連所述微處理器接口和所述中間線性濾波器的第七通信鏈路。
3.根據權利要求2的讀通道，還包括樣本插值器；互連所述中間線性濾波器和所述樣本插值器的第八通信鏈路，其中所述第八通信鏈路包括第三測試口；互連所述樣本插值器和所述數據緩存器的第九通信鏈路；互連所述微處理器接口和所述樣本插值器的第十通信鏈路。
4.根據權利要求3的讀通道，還包括增益控制模塊；互連所述增益控制模塊和所述樣本插值器的第十一通信鏈路，其中所述第十一通信鏈路包括第四測試口；互連所述增益控制模塊和所述數據緩存器的第十二通信鏈路；互連所述微處理器接口和所述增益控制模塊的第十三通信鏈路。
5.根據權利要求4的讀通道，還包括相位誤差生成器；互連所述增益控制模塊和所述相位誤差生成器的第十四通信鏈路，其中所述第十四通信鏈路包括第五測試口；互連所述相位誤差生成器和所述數據緩存器的第十五通信鏈路；互連所述微處理器接口和所述相位誤差生成器的第十六通信鏈路。
6.根據權利要求5的讀通道，還包括PLL電路；互連所述相位誤差生成器和所述PLL電路的第十七通信鏈路，其中所述第十七通信鏈路包括第六測試口；互連所述PLL電路和所述數據緩存器的第十八通信鏈路；互連所述微處理器接口和所述PLL電路的第十九通信鏈路。
7.根據權利要求6的讀通道，還包括相位插值器；互連所述PLL電路和所述相位插值器的第二十通信鏈路，其中所述第二十通信鏈路包括第七測試口；互連所述第七測試口和所述數據緩存器的第二十一通信鏈路；互連所述相位插值器和所述樣本插值器的第二十二通信鏈路，其中所述第二十二通信鏈路包括第八測試口；互連所述第八測試口和所述數據緩存器的第二十三通信鏈路；互連所述微處理器接口和所述相位插值器的第二十四通信鏈路。
8.根據權利要求7的讀通道，還包括最大似然性檢測器；互連所述增益控制模塊和所述最大似然性檢測器的第二十五通信鏈路，其中所述第二十五通信鏈路包括第九測試口；互連所述第九測試口和所述數據緩存器的第二十六通信鏈路；互連所述微處理器接口和所述最大似然性檢測器的第二十七通信鏈路。
9.根據權利要求8的讀通道，還包括糾錯模塊；互連所述糾錯模塊和所述最大似然性檢測器的第二十八通信鏈路，其中所述第二十八通信鏈路包括第十測試口；互連所述第九測試口和所述數據緩存器的第二十九通信鏈路；互連所述微處理器接口和所述糾錯模塊的第三十通信鏈路。
10.一種專用集成電路，包括(N)個讀通道；SRAM存儲裝置，其中所述SRAM存儲裝置能夠與所述(N)個通道中的每個通信；微處理器接口，其中所述微處理器接口能夠讀取所述SRAM存儲裝置，而且其中所述微處理器接口能夠與所述(N)個讀通道中的每個通信，其中(N)等於或大於1，而且等於或小於8。
11.根據權利要求10的專用集成電路，其中(N)為8。
12.根據權利要求10的專用集成電路，其中所述(N)個讀通道中的每個包括模數轉換器；均衡器；互連所述均衡器和所述模數轉換器的第一通信鏈路，其中所述第一通信鏈路包括第一測試口；互連所述第一測試口和所述數據緩存器的第二通信鏈路；互連所述數據緩存器和所述微處理器接口的第三通信鏈路；互連所述微處理器接口和所述均衡器的第四通信鏈路。
13.根據權利要求12的專用集成電路，其中所述(N)個讀通道中的每個還包括中間線性濾波器；互連所述中間線性濾波器和所述均衡器的第五通信鏈路，其中所述第五通信鏈路包括第二測試口；互連所述中間線性濾波器和所述數據緩存器的第六通信鏈路；互連所述微處理器接口和所述中間線性濾波器的第七通信鏈路。
14.根據權利要求13的專用集成電路，其中所述(N)個讀通道中的每個還包括樣本插值器；互連所述中間線性濾波器和所述樣本插值器的第八通信鏈路，其中所述第八通信鏈路包括第三測試口；互連所述樣本插值器和所述數據緩存器的第九通信鏈路；互連所述微處理器接口和所述樣本插值器的第十通信鏈路。
15.根據權利要求14的專用集成電路，其中所述(N)個讀通道中的每個還包括增益控制模塊；互連所述增益控制模塊和所述樣本插值器的第十一通信鏈路，其中所述第十一通信鏈路包括第四測試口；互連所述增益控制模塊和所述數據緩存器的第十二通信鏈路；互連所述微處理器接口和所述增益控制模塊的第十三通信鏈路。
16.根據權利要求15的專用集成電路，其中所述(N)個讀通道中的每個還包括相位誤差生成器；互連所述增益控制模塊和所述相位誤差生成器的第十四通信鏈路，其中所述第十四通信鏈路包括第五測試口；互連所述相位誤差生成器和所述數據緩存器的第十五通信鏈路；互連所述微處理器接口和所述相位誤差生成器的第十六通信鏈路。
17.根據權利要求16的專用集成電路，其中所述(N)個讀通道中的每個還包括PLL電路；互連所述PLL電路和所述相位誤差生成器的第十七通信鏈路，其中所述第十七通信鏈路包括第六測試口；互連所述PLL電路和所述數據緩存器的第十八通信鏈路；互連所述微處理器接口和所述PLL電路的第十九通信鏈路。
18.根據權利要求17的專用集成電路，其中所述(N)個讀通道中的每個還包括相位插值器；互連所述PLL電路和所述相位插值器的第二十通信鏈路，其中所述第二十通信鏈路包括第七測試口；互連所述第七測試口和所述數據緩存器的第二十一通信鏈路；互連所述相位插值器和所述樣本插值器的第二十二通信鏈路，其中所述第二十二通信鏈路包括第八測試口；互連所述第八測試口和所述數據緩存器的第二十三通信鏈路；互連所述微處理器接口和所述相位插值器的第二十四通信鏈路。
19.根據權利要求18的專用集成電路，其中所述(N)個讀通道中的每個還包括最大似然性檢測器；互連所述增益控制模塊和所述最大似然性檢測器的第二十五通信鏈路，其中所述第二十五通信鏈路包括第九測試口；互連所述第九測試口和所述數據緩存器的第二十六通信鏈路；互連所述微處理器接口和所述最大似然性檢測器的第二十七通信鏈路。
20.根據權利要求19的專用集成電路，其中所述(N)個讀通道中的每個還包括糾錯模塊；互連所述糾錯模塊和所述最大似然性檢測器的第二十八通信鏈路，其中所述第二十八通信鏈路包括第十測試口；互連所述第十測試口和所述數據緩存器的第二十九通信鏈路；互連所述微處理器接口和所述糾錯模塊的第三十通信鏈路。
21.使用讀通道從信息存儲介質讀取信息的方法，包括的步驟有在一時間間隔上生成包括所述信息的模擬波形；在整個所述時間間隔上向所述讀通道提供所述模擬波形；提供包括所述讀通道的一個或多個第一操作參數的控制器；向所述讀通道提供所述一個或多個第一操作參數；使用所述一個或多個第一操作參數，根據所述模擬波形，在所述時間間隔的整個第一部分上生成數位訊號；設置糾錯率門限；按照實際糾錯率，在所述時間間隔的所述第一部分期間對所述數位訊號糾錯；判斷所述實際糾錯率是否大於所述糾錯率門限；如果所述實際糾錯率不大於所述糾錯率門限，繼續在所述時間間隔中使用所述一個或多個第一操作參數生成所述數位訊號；如果所述實際糾錯率大於所述糾錯率門限，則在所述時間間隔的所述第一部分中，將所述數位訊號儲存在所述數據緩存器中；在所述時間間隔的所述第一部分中，由所述控制器從所述緩存器中讀取所述數位訊號；在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二操作參數；在所述時間間隔的所述第一部分中，向所述讀通道提供所述一個或多個第二操作參數；在所述時間間隔的第二部分中，使用所述一個或多個第二操作參數生成所述數位訊號。
22.根據權利要求21的方法，其中所述讀通道包括均衡器，而其中所述控制器包括一個或多個第一均衡器操作參數，還包括的步驟有向所述均衡器提供所述一個或多個第一均衡器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一均衡器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二均衡器操作參數；在所述時間間隔的所述第一部分中，向所述均衡器提供所述一個或多個第二均衡器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二均衡器操作參數生成所述數位訊號。
23.根據權利要求21的方法，其中所述讀通道包括中間線性濾波器，而其中所述控制器包括一個或多個第一中間線性濾波器操作參數，還包括的步驟有向所述中間線性濾波器提供所述一個或多個第一均衡器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一中間線性濾波器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二中間線性濾波器操作參數；在所述時間間隔的所述第一部分中，向所述中間線性濾波器提供所述一個或多個第二中間線性濾波器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二中間線性濾波器操作參數生成所述數位訊號。
24.根據權利要求21的方法，其中所述讀通道包括樣本插值器，而其中所述控制器包括一個或多個第一樣本插值器操作參數，包括的步驟還有向所述樣本插值器提供所述一個或多個第一樣本插值器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一樣本插值器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二樣本插值器操作參數；在所述時間間隔的所述第一部分中，向所述樣本插值器提供所述一個或多個第二樣本插值器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二樣本插值器操作參數生成所述數位訊號。
25.根據權利要求21的方法，其中所述讀通道包括增益控制模塊，而其中所述控制器包括一個或多個第一增益控制模塊操作參數，包括的步驟還有向所述增益控制模塊提供所述一個或多個第一增益控制模塊操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一增益控制模塊操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二增益控制模塊操作參數；在所述時間間隔的所述第一部分中，向所述增益控制模塊提供所述一個或多個第二增益控制模塊操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二增益控制模塊操作參數生成所述數位訊號。
26.根據權利要求21的方法，其中所述讀通道包括相位誤差生成器，而其中所述控制器包括一個或多個第一相位誤差生成器操作參數，包括的步驟還有向所述相位誤差生成器提供所述一個或多個第一相位誤差生成器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一相位誤差生成器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二相位誤差生成器操作參數；在所述時間間隔的所述第一部分中，向所述相位誤差生成器提供所述一個或多個第二相位誤差生成器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二相位誤差生成器操作參數生成所述數位訊號。
27.根據權利要求21的方法，其中所述讀通道還包括PLL電路，而其中所述控制器包括一個或多個第一PLL電路操作參數，包括的步驟還有向所述PLL電路提供所述一個或多個第一PLL電路操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一PLL電路操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二PLL電路操作參數；在所述時間間隔的所述第一部分中，向所述PLL電路提供所述一個或多個第二PLL電路操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二PLL電路操作參數生成所述數位訊號。
28.根據權利要求21的方法，其中所述讀通道包括相位插值器，而其中所述控制器包括一個或多個第一相位插值器操作參數，包括的步驟還有向所述相位插值器提供所述一個或多個第一相位插值器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一相位插值器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二相位插值器操作參數；在所述時間間隔的所述第一部分中，向所述相位插值器提供所述一個或多個第二相位插值器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二相位插值器操作參數生成所述數位訊號。
29.根據權利要求21的方法，其中所述讀通道包括最大似然性檢測器，而其中所述控制器包括一個或多個第一最大似然性檢測器操作參數，包括的步驟還有向所述最大似然性檢測器提供所述一個或多個第一最大似然性檢測器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一最大似然性檢測器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，通過所述控制器生成一個或多個第二最大似然性檢測器操作參數；在所述時間間隔的所述第一部分中，向所述樣本插值器提供所述一個或多個第二最大似然性檢測器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二最大似然性檢測器操作參數生成所述數位訊號。
30.一種製造產品，包括具有配置於其中的計算機可讀程序代碼的計算機可用介質，所述程序代碼使用讀通道從信息存儲介質讀取信息，其中所述製造產品還包括控制器和一個或多個用於所述讀通道的第一操作參數，而且其中所述讀通道包括數據緩存器，計算機可讀程序代碼包括一系列完成以下操作的計算機可讀程序步驟在一時間間隔中生成包括所述信息的模擬波形；在整個所述時間間隔中向所述讀通道提供所述模擬波形；向所述讀通道提供所述一個或多個第一操作參數；使用所述一個或多個第一操作參數在所述時間間隔的整個第一部分中根據所述模擬波形生成數位訊號；設置糾錯率門限；在所述時間間隔的第一部分中，按照實際糾錯率對所述數位訊號糾錯；判斷所述實際糾錯率是否高於所述糾錯率門限；如果所述實際糾錯率沒有所述糾錯率門限高，在整個所述時間間隔中使用所述一個或多個第一操作參數繼續生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，將所述數位訊號儲存在所述數據緩存器中；在所述時間間隔的所述第一部分中，通過所述控制器從所述緩存器讀取所述數位訊號；在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二操作參數；在所述時間間隔的所述第一部分中，向所述讀通道提供所述一個或多個第二操作參數。在所述時間間隔的所述第二部分中，使用所述一個或多個第二操作參數生成所述數位訊號。
31.根據權利要求30的製造產品，其中所述讀通道包括均衡器，而且其中所述控制器包括一個或多個第一均衡器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述均衡器提供所述一個或多個第一均衡器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一均衡器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二均衡器操作參數；在所述時間間隔的所述第一部分中，向所述均衡器提供所述一個或多個第二均衡器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二均衡器操作參數生成所述數位訊號。
32.根據權利要求30的製造產品，其中所述讀通道包括中間線性濾波器，而且其中所述控制器包括一個或多個第一中間線性濾波器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述中間線性濾波器提供所述一個或多個第一均衡器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一中間線性濾波器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二中間線性濾波器操作參數；在所述時間間隔的所述第一部分中，向所述中間線性濾波器提供所述一個或多個第二中間線性濾波器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二中間線性濾波器操作參數生成所述數位訊號。
33.根據權利要求30的製造產品，其中所述讀通道包括樣本插值器，而且其中所述控制器包括一個或多個第一樣本插值器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述樣本插值器提供所述一個或多個第一樣本插值器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一樣本插值器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二樣本插值器操作參數；在所述時間間隔的所述第一部分中，向所述樣本插值器提供所述一個或多個第二樣本插值器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二樣本插值器操作參數生成所述數位訊號。
34.根據權利要求30的製造產品，其中所述讀通道包括增益控制模塊，而且其中所述控制器包括一個或多個第一增益控制模塊操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述增益控制模塊提供所述一個或多個第一增益控制模塊操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一增益控制模塊操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二增益控制模塊操作參數；在所述時間間隔的所述第一部分中，向所述增益控制模塊提供所述一個或多個第二增益控制模塊操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二增益控制模塊操作參數生成所述數位訊號。
35.根據權利要求30的製造產品，其中所述讀通道包括相位誤差生成器，而且其中所述控制器包括一個或多個第一相位誤差生成器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述相位誤差生成器提供所述一個或多個第一相位誤差生成器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一相位誤差生成器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二相位誤差生成器操作參數；在所述時間間隔的所述第一部分中，向所述相位誤差生成器提供所述一個或多個第二相位誤差生成器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二相位誤差生成器操作參數生成所述數位訊號。
36.根據權利要求30的製造產品，其中所述讀通道包括PLL電路，而且其中所述控制器包括一個或多個第一PLL電路操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述PLL電路提供所述一個或多個第一PLL電路操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一PLL電路操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二PLL電路操作參數；在所述時間間隔的所述第一部分中，向所述PLL電路提供所述一個或多個第二PLL電路操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二PLL電路操作參數生成所述數位訊號。
37.根據權利要求30的製造產品，其中所述讀通道包括相位插值器，而且其中所述控制器包括一個或多個第一相位插值器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述相位插值器提供所述一個或多個第一相位插值器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一相位插值器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二相位插值器操作參數；在所述時間間隔的所述第一部分中，向所述相位插值器提供所述一個或多個第二相位插值器操作參數；在所述時間間隔的所述第二部分中，使用所述一個或多個第二相位插值器操作參數生成所述數位訊號。
38.根據權利要求30的製造產品，其中所述讀通道包括最大似然性檢測器，而且其中所述控制器包括一個或多個第一最大似然性檢測器操作參數，所述計算機可讀程序代碼還包括一系列執行以下操作的計算機可讀程序步驟向所述最大似然性檢測器提供所述一個或多個第一最大似然性檢測器操作參數；在所述時間間隔的所述第一部分中，使用所述一個或多個第一最大似然性檢測器操作參數生成所述數位訊號；如果所述實際糾錯率比所述糾錯率門限高，則在所述時間間隔的所述第一部分中，由所述控制器生成一個或多個第二最大似然性檢測器操作參數；在所述時間間隔的所述第一部分中，向所述樣本插值器提供所述一個或多個第二最大似然性檢測器操作參數；在所述時間間隔的第二部分中，使用所述一個或多個第二最大似然性檢測器操作參數生成所述數位訊號。
39.可用於可編程計算機處理器的電腦程式產品，其中實現有計算機可讀程序代碼，用於使用讀通道從信息存儲介質讀取信息，其中所述讀通道包括數據緩存器，包括使所述可編程計算機處理器在一時間間隔中生成包括所述信息的模擬波形的計算機可讀程序代碼；使所述可編程計算機處理器在整個所述時間間隔上向讀通道提供所述模擬波形的計算機可讀程序代碼，其中所述讀通道包括數據緩存器；使所述可編程計算機處理器向所述讀通道提供一個或多個第一操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的整個第一部分中使用所述一個或多個第一操作參數根據所述模擬波形生成數位訊號的計算機可讀程序代碼；使所述可編程計算機處理器檢索糾錯率門限的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內按照實際糾錯率對所述數位訊號糾錯的計算機可讀程序代碼；使所述可編程計算機處理器判斷所述實際糾錯率是否大於所述糾錯率門限的計算機可讀程序代碼；如果所述實際糾錯率不大於所述糾錯率門限，使所述可編程計算機處理器在整個所述時間間隔中使用所述一個或多個第一操作參數繼續生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分內將所述數位訊號存儲在所述數據緩存器中的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內從所述緩存器讀取所述數位訊號的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內生成一個或多個第二操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述讀通道提供所述一個或多個第二操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的第二部分內使用所述一個或多個第二操作參數生成所述數位訊號的計算機可讀程序代碼。
40.根據權利要求39的電腦程式產品，其中所述讀通道還包括均衡器，還包括一個或多個第一均衡器操作參數；使所述可編程計算機處理器向所述均衡器提供所述一個或多個第一均衡器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一均衡器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二均衡器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述均衡器提供所述一個或多個第二均衡器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二均衡器操作參數生成數位訊號的計算機可讀程序代碼。
41.根據權利要求39的電腦程式產品，其中所述讀通道還包括中間線性濾波器，還包括一個或多個第一中間線性濾波器操作參數；使所述可編程計算機處理器向所述中間線性濾波器提供所述一個或多個第一中間線性濾波器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一中間線性濾波器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二中間線性濾波器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述中間線性濾波器提供所述一個或多個第二中間線性濾波器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二中間線性濾波器操作參數生成所述數位訊號的計算機可讀程序代碼。
42.根據權利要求39的電腦程式產品，其中所述讀通道還包括樣本插值器，還包括一個或多個第一樣本插值器操作參數；使所述可編程計算機處理器向所述樣本插值器提供一個或多個第一樣本插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一樣本插值器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二樣本插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述樣本插值器提供所述一個或多個第二樣本插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二樣本插值器操作參數生成所述數位訊號的計算機可讀程序代碼。
43.根據權利要求39的電腦程式產品，其中所述讀通道還包括增益控制模塊，還包括一個或多個第一增益控制模塊操作參數；使所述可編程計算機處理器向所述增益控制模塊提供一個或多個第一增益控制模塊操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一增益控制模塊操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二增益控制模塊操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述增益控制模塊提供所述一個或多個第二增益控制模塊操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二增益控制模塊操作參數生成所述數位訊號的計算機可讀程序代碼。
44.根據權利要求39的電腦程式產品，其中所述讀通道還包括相位誤差生成器，還包括一個或多個第一相位誤差生成器操作參數；使所述可編程計算機處理器向所述相位誤差生成器提供一個或多個第一相位誤差生成器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一相位誤差生成器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二相位誤差生成器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述相位誤差生成器提供所述一個或多個第二相位誤差生成器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二相位誤差生成器操作參數生成所述數位訊號的計算機可讀程序代碼。在所述時間間隔的所述第一部分內，向所述相位誤差生成器提供所述一個或多個第二相位誤差生成器操作參數；在所述時間間隔的所述第二部分內，使用所述一個或多個第二相位誤差生成器操作參數生成所述數位訊號。
45.根據權利要求39的電腦程式產品，其中所述讀通道還包括PLL電路，還包括一個或多個第一PLL電路操作參數；使所述可編程計算機處理器向所述PLL電路提供所述一個或多個第一PLL電路操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一PLL電路操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二PLL電路操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述PLL電路提供所述一個或多個第二PLL電路操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二PLL電路操作參數生成所述數位訊號的計算機可讀程序代碼。
46.根據權利要求39的電腦程式產品，其中所述讀通道還包括相位插值器，還包括一個或多個第一相位插值器操作參數；使所述可編程計算機處理器向所述相位插值器提供所述一個或多個第一相位插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一相位插值器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二相位插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述相位插值器提供所述一個或多個第二相位插值器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二相位插值器操作參數生成所述數位訊號的計算機可讀程序代碼。
47.根據權利要求39的電腦程式產品，其中所述讀通道還包括最大似然性檢測器，還包括一個或多個第一最大似然性檢測器操作參數；使所述可編程計算機處理器向所述最大似然性檢測器提供所述一個或多個第一最大似然性檢測器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分中使用所述一個或多個第一最大似然性檢測器操作參數生成所述數位訊號的計算機可讀程序代碼；如果所述實際糾錯率大於所述糾錯率門限，可使所述可編程計算機處理器在所述時間間隔的所述第一部分中生成一個或多個第二最大似然性檢測器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第一部分內向所述最大似然性檢測器提供所述一個或多個第二最大似然性檢測器操作參數的計算機可讀程序代碼；使所述可編程計算機處理器在所述時間間隔的所述第二部分內使用所述一個或多個第二最大似然性檢測器操作參數生成所述數位訊號的計算機可讀程序代碼。
全文摘要
從信息存儲介質使用讀通道讀取信息的設備和方法，其中讀通道包含數據緩存器。本發明生成包含信息的模擬波形，向讀通道提供該模擬波形，並使用一個或多個第一操作參數由該模擬波形生成數位訊號。該方法按照實際糾錯率對數位訊號進行糾錯，並判斷實際糾錯率是否大於糾錯率門限。如果實際糾錯率超過糾錯率門限，那麼該方法就採集數位訊號，並將採集的數據儲存在數據緩存器中，再從該緩存器中讀取數位訊號，生成一個或多個第二操作參數，並向讀通道提供這些一個或多個第二操作參數。此後，該方法使用這一個或多個第二操作參數從信息存儲介質中讀取信息。
文檔編號G11B20/18GK1503255SQ20031010439
公開日2004年6月9日 申請日期2003年10月28日 優先權日2002年11月27日
發明者傑姆斯·J·郝沃斯, 羅伯特·A.·胡特金斯, A. 胡特金斯, 傑姆斯 J 郝沃斯 申請人:國際商業機器公司