一種非易失性存儲器數據讀取方法與流程
2023-04-26 13:50:41
本發明涉及一種非易失性存儲器數據讀取方法。屬於存儲器技術領域。
背景技術：
近年來，新型非易失性存儲器技術迅速發展，並逐漸進入應用階段，如自旋轉移矩磁性隨機存儲器(spintransfertorquemagneticrandomaccessmemory，stt-mram)，阻變式隨機存儲器(resistiverandomaccessmemory，rram)，與相變隨機存儲器(phasechangerandomaccessmemory，pcram)等，其工作原理為通過改變存儲單元中非易失性存儲器件的電阻值狀態，使其在高阻值(rh)和低阻值(rl)之間變換，並以此存儲數據信息。比如高阻值代表數據比特「1」，低阻值代表數據比特「0」，或者反之亦然。
一般而言，一個存儲器包含兩種存儲單元，一種是數據單元，其電阻狀態可變，記為rdata，用於存儲二進位數據信息；另一種是參考單元，其電阻狀態已知，記為rref(其電阻值通常為rref＝(rh+rl)/2)，用於讀取數據時，給數據單元提供判決參考信號。典型的存儲單元結構如附圖1所示，由一個非易失性存儲器件(可看作一個可變電阻rdata)和一個電晶體構成。
典型的非易失性存儲器數據讀取方案如附圖2所示，讀取數據時，通過給數據單元和參考單元同時施加相同的電流(或電壓)來檢測它們相應的輸出電壓(或電流)，然後進行對比，即可判斷出數據單元中存儲的信息。然而實際中，由於工藝參數偏差的影響，存儲單元的阻值存在波動。當讀取判決裕量不能克服讀取電路本身的輸入失配時，則可能產生讀取錯誤，影響存儲器的數據讀取可靠性。此外，由於工藝尺寸不斷微縮，工藝參數偏差不斷增大，讀取裕度下降，使得讀取可靠性不斷下降。典型的數據讀取方案已難以滿足實際需求。
技術實現要素：
一、發明目的：
針對上述背景中提到的問題，本發明公開一種非易失性存儲器數據讀取方法。它克服了現有技術的不足，直接使用兩個分別具有高低兩種阻值的存儲單元分別作為高阻值參考單元和低阻值參考單元，提供數據單元讀取時的判決參考信號，從而減小工藝參數偏差的影響；同時通過信號處理的方式來進一步提高讀取裕度，進而提高非易失性存儲器的數據讀取可靠性。
二、技術方案：
本發明的技術方案是：一種非易失性存儲器數據讀取方法，如附圖3所示，整個數據讀取方法由一個高阻值參考單元、一個低阻值參考單元、一個數據單元、一個外圍讀取電路模塊、一個信號處理模塊以及一個信號判決模塊組成。它們之間的位置連接關係及信號走向是：外圍讀取電路模塊同時與低阻值參考單元、數據單元、高阻值參考單元相連，產生相應的讀取信號分別記為sl、sd、sh；信號處理模塊輸入端與外圍讀取電路模塊相連，同時與低阻值參考單元、數據單元、高阻值參考單元相連，接收讀取信號sl、sd、sh；信號處理模塊輸出端與信號判決模塊輸入端相連，對接收到的信號sl、sd、sh進行處理，並輸出兩個處理後的信號，分別記為dl與dh；信號判決模塊的兩個輸入端與信號處理模塊的兩個輸出端相連，接收信號dl與dh，進行比較判決並放大，輸出最終的數據讀取結果。
所述的高阻值參考單元、低阻值參考單元和數據單元隸屬於非易失性存儲器的存儲陣列；其中高阻值參考單元和低阻值參考單元中的非易失性存儲器件的電阻狀態固定，其用於讀取數據時，給數據單元提供判決參考信號，分別記為sl和sh；而數據單元中的非易失性存儲器件的電阻狀態根據實際存儲的數據可變，其數據讀取信號記為sd。
所述的信號處理模塊對判決參考信號(sl和sh)和數據讀取信號(sd)進行處理，輸出兩個處理後的信號，分別記為dl與dh，使其滿足dl＝sd-sl和dh＝sh-sd，或其它類似算術運算結果；其內部具體實施方式不作限定。
一種非易失性存儲器數據讀取方法的數據讀取原理和流程如下：首先在外圍讀取電路模塊的控制下，數據單元、低阻值參考單元和高阻值參考單元分別產生一個讀取信號(電壓或者電流信號)，分別記為sd，sl，和sh，代表對應數據單元、低阻值參考單元和高阻值參考單元中非易失性存儲器件的電阻狀態；然後信號處理模塊接收到這三個讀取信號，並進行運算，輸出兩個處理後的信號，滿足dl＝sl-sd和dh＝sd-sh或其他類似算術運算結果；最後信號判決模塊接收dl與dh兩個信號，比較判決其大小，並進行放大，輸出最終的數據讀取結果。
三、優點及功效:
本發明所述的一種非易失性存儲器數據讀取方法的優點是：參考單元與數據單元具有相同的結構，可以極大地減小工藝參數偏差的影響；同時通過信號處理的方式可以進一步提高讀取裕度，進而提高非易失性存儲器的數據讀取可靠性。
附圖說明
圖1為典型的非易失性存儲單元結構示意圖。
圖2為典型的非易失性存儲器數據讀取方案示意圖。
圖3為本發明提出的一種非易失性存儲器數據讀取方案示意圖。
圖4為本發明提出的一種非易失性存儲器數據讀取方案的一個具體實施例。
文中的參數定義為：
bl：表示位線，為bit-line的簡稱；
ref-bl：參考單元的位線；
wl：表示字線，為word-line的簡稱；
sl：表示源極線，為source-line的簡稱；
nmos：n型金屬氧化物半導體，為n-mental-oxide-semiconductor的簡稱；
pmos：p型金屬氧化物半導體，為p-mental-oxide-semiconductor的簡稱；
rl：非易失性存儲器件處於低阻值狀態的阻值；
rh：非易失性存儲器件處於高阻值狀態的阻值；
rref：參考單元中非易失性存儲器件的阻值；
rdata：數據單元中非易失性存儲器件的阻值，有rh和rl兩種可能；
vdd：表示供電電源電壓；
vg_clamp：表示鉗位電晶體柵極控制電壓；
vgload：表示負載電晶體柵極控制電壓；
vgsel：表示位線電晶體柵極控制電壓；
vdata：表示數據單元輸出的電壓信號；
vref：表示參考單元輸出的電壓信號；
idata：表示數據單元輸出的電流信號；
iref：表示參考單元輸出的電流信號；
sl：表示低阻值參考單元輸出的電壓(或電流)信號；
sd：表示數據單元輸出的電壓(或電流)信號；
sh：表示高阻值參考單元輸出的電壓(或電流)信號；
dl：表示信號處理模塊中數據單元與低阻值參考單元信號運算後的輸出信號；
dh：表示信號處理模塊中數據單元與高阻值參考單元信號運算後的輸出信號；
cs1：表示第一個控制信號，用於控制傳輸們通斷；
表示第二個控制信號，用於控制傳輸們通斷；
c1：表示第一個電容；
c2：表示第二個電容；
具體實施方式
參照附圖，進一步說明本發明的實質性特點。在此公開的實施例，其特定的結構細節和功能細節僅是描述特定實施例的目的，因此，可以以許多可選擇的形式來實施本發明，且本發明不應該被理解為僅僅局限於在此提出的示例實施例，而是應該覆蓋落入本發明範圍內的所有變化、等價物和可替換物。另外，將不會詳細描述或將省略本發明的眾所周知的元件，器件與子電路，以免混淆本發明的實施例的相關細節。
附圖1為典型的非易失性存儲單元結構示意圖。
存儲單元由一個非易失性存儲器件(可看作一個可變電阻rdata)與一個電晶體(通常為nmos電晶體)串聯構成。其中非易失性存儲器件用於存儲數據信息，其阻值可以有兩種狀態，一種為高阻值態(rh)，一種為低阻值態(rl)，分別代表數據比特「0」和「1」，或者反之。電晶體用於對存儲單元進行訪問控制，其柵極接字線，漏極經由非易失性存儲器件後接位線，源極接源極線，源極線一般接地。通過控制字線和位線的電壓即可控制電晶體的開閉，從而控制存儲單元的選擇與否。更具體地，當字線與位線同時為高電平時，電晶體處於導通狀態，存儲單元可訪問，可對其進行讀寫操作；而當字線或位線為低電平時，電晶體處於非導通狀態，存儲單元不可訪問。
附圖2典型的非易失性存儲器數據讀取方案示意圖。
整個數據讀取方案由一個信號判決模塊，負載電路(pmos電晶體)，鉗位電晶體(nmos電晶體)以及位線電晶體(nmos電晶體)組成。進行讀取操作時，存儲控制器通過字線與位線選擇待讀取的數據單元(其電阻狀態rdata未知，為rh或rl中的一種)與相應的參考單元(其電阻狀態rref＝(rh+rl)/2)，同時通過鉗位電晶體柵極控制電壓vg_clamp控制位線電壓，防止數據單元與參考單元因為位線電壓過高而損壞或造成誤寫操作。在位線電壓的作用下，會產生流過數據單元的電流(idata)與流過參考單元的電流(iref)。然後在負載電路(記其負載電阻值為rload)的作用下，idata與iref被轉換成相應的數據單元的讀取電壓vdata＝idata×rload與參考單元的讀取電壓vref＝iref×rload，由於數據單元與參考單元中非易失性存儲器件具有不同的電阻值，因此idata≠iref，從而vdata＝idata×rload≠vref＝iref×rload。最後vdata與vref被同時接入信號判決模塊的兩個輸入端，進行比較判決並放大，輸出最終的數據讀取結果。更具體地，如果數據單元中的非易失性存儲器件為低電阻態rl，則vdata＝vlvref，輸出數據讀取結果「0」；反之如果數據單元中的非易失性存儲器件為高電阻態rh，則vdata＝vh＞vref，輸出數據讀取結果「1」，或者反之亦然。
下面結合附圖3和附圖4，詳細說明本發明的具體實施方式。
附圖3為本發明提出的一種非易失性存儲器數據讀取方法示意圖。
一種非易失性存儲器數據讀取方法由一個高阻值參考單元、一個低阻值參考單元、一個數據單元、一個外圍讀取電路模塊、一個信號處理模塊以及一個信號判決模塊組成。它們之間的位置連接關係及信號走向是：外圍讀取電路模塊同時與低阻值參考單元、數據單元、高阻值參考單元相連，產生相應的讀取信號分別記為sl、sd、sh；信號處理模塊輸入端與外圍讀取電路模塊相連，同時與低阻值參考單元、數據單元、高阻值參考單元相連，接收讀取信號sl、sd、sh；信號處理模塊輸出端與信號判決模塊輸入端相連，對接收到的信號sl、sd、sh進行處理，並輸出兩個處理後的信號，分別記為dl與dh；信號判決模塊的兩個輸入端與信號處理模塊的兩個輸出端相連，接收信號dl與dh，進行比較判決並放大，輸出最終的數據讀取結果。
所述的高阻值參考單元、低阻值參考單元和數據單元隸屬於非易失性存儲器的存儲陣列；其中高阻值參考單元和低阻值參考單元中的非易失性存儲器件的電阻狀態固定，其用於讀取數據時，給數據單元提供判決參考信號，分別記為sl和sh；而數據單元中的非易失性存儲器件的電阻狀態根據實際存儲的數據可變，其數據讀取信號記為sd。
所述的外圍讀取電路模塊同時與低阻值參考單元、數據單元、高阻值參考單元相連；執行數據讀取操作時，產生相應的讀取信號，分別記為sl、sd、sh；其內部具體實施方式不作限定。
所述的信號處理模塊對判決參考信號(sl和sh)和數據讀取信號(sd)進行處理，輸出兩個處理後的信號，分別記為dl與dh，使其滿足dl＝sl-sd和dh＝sd-sh，或其它類似算術運算結果；其內部具體實施方式不作限定。
所述的信號判決模塊與信號處理模塊相連，對信號處理模塊輸出的兩個信號(dl與dh)進行比較判決，並放大，輸出最終的數據讀取結果；其內部具體實施方式不作限定。
一種非易失性存儲器數據讀取方法的數據讀取原理和流程如下：首先在外圍讀取電路模塊的控制下，數據單元、低阻值參考單元和高阻值參考單元分別產生一個讀取信號(電壓或者電流信號)，分別記為sd，sl，和sh，代表對應數據單元、低阻值參考單元和高阻值參考單元中非易失性存儲器件的電阻狀態；然後信號處理模塊接收到這三個讀取信號，並進行運算，輸出兩個處理後的信號，滿足dl＝sd-sl和dh＝sh-sd或其他類似算術運算結果；最後信號判決模塊接收dl與dh兩個信號，比較判決其大小，並進行放大，輸出最終的數據讀取結果。
附圖4為本發明提出的一種非易失性存儲器數據讀取方案的一個具體實施例。
由附圖4可見，數據單元、高阻值參考單元和低阻值參考單元具有與附圖1相同的結構，均由一個非易失性存儲器件與一個nmos電晶體串聯構成。其中高阻值參考單元和低阻值參考單元中的非易失性存儲器件的電阻狀態固定(分別記為rh和rl)，用於讀取數據時，給數據單元提供判決參考信號，分別記為sl和sh；而數據單元的非易失性存儲器件的電阻狀態根據實際存儲的數據可變(記為rdata，可為rh或rl中的一種)，其數據讀取信號記為sd。外圍讀取電路模塊由負載電路(pmos電晶體)，鉗位電晶體(nmos電晶體)以及位線電晶體(nmos電晶體)組成，分別由負載電晶體柵極控制電壓鉗位電晶體柵極控制電壓(vg_clamp)以及位線電晶體柵極控制電壓(vg_sel)進行控制。外圍讀取電路模塊用於在執行數據讀取操作時，對應低阻值參考單元、數據單元、高阻值參考單元產生相應的讀取信號，分別記為sl、sd、sh。信號處理模塊由兩個電容(c1和c2)，六個傳輸門以及兩個外部輸入控制信號(cs1和)組成；其中cs1和由存儲控制器控制。信號處理模塊對判決參考信號(sl和sh)和數據讀取信號(sd)進行處理，輸出兩個處理後的信號，分別記為dl與dh；在本實施例中dl與dh滿足dl＝sl-sd；dh＝sd-sh。信號判決模塊為一個比較放大器，其對信號處理模塊輸出的兩個信號(即dl與dh)進行比較判決，並放大，輸出最終的數據讀取結果。執行數據讀取操作時，首先在外圍讀取電路模塊的控制下，會有電流從vdd經負載電晶體、鉗位電晶體、位線電晶體、低阻值參考單元或數據單元或高阻值參考單元流向地電位。由於低阻值參考單元、數據單元、高阻值參考單元中非易失性存儲器件的電阻不同，因此當電流流過時其電流值也不同，分別記為il、idata、ih，從而在相同的負載下產生不同的讀取信號，分別記為sl，sd，和sh。通過cs1和這兩個控制信號，sl，sd，和sh間的差值dl與dh被分別儲存在電容c1和c2中。最終信號判決模塊接收到dl與dh，比較判決兩者的大小並放大，輸出最終的數據讀取信號。
更具體地，本發明具體實施例的數據讀取過程可分為如下五個階段，我們不妨假設數據單元中非易失性存儲器件的電阻值為rl，即存儲的數據信息為「0」：
(1)第一個階段：vdd供電，同時存儲控制器通過字線與位線選擇待讀取的數據單元以及相應的低阻值參考單元和高阻值參考單元；此外，vg_sel、vg_clamp、控制負載電路、鉗位電晶體、位線電晶體導通。在外圍讀取電路模塊的控制下，產生流過低阻值參考單元、數據單元、高阻值參考單元的讀取電流；由於各單元中非易失性存儲器件的電阻值不同，從而產生不同的讀取電流，記為il、idata、ih。然後在負載電路(rload)的作用下，這三個讀取電流被轉換成相應的讀取電壓，記為sl＝il×rload、sd＝idata×rload、sh＝sh×rload。
(2)第二個階段：這三個讀取電壓信號(sl、sd、sh)被接入到信號處理模塊；此時cs1控制的傳輸門打開，控制的傳輸門關閉，即cs1＝0，對兩個電容c1和c2的左右兩端進行預充電，使兩個電容內側的電壓都為vdd/2，同時sd被接入到c2外側，sh被接入到c1外側。由於數據單元中非易失性存儲器件的電阻值為rl，即存儲的數據信息為「0」，則sd＝sl。
(3)第三個階段：關閉信號處理模塊中所有的傳輸門，即cs1＝1，保持電容c1和c2兩端電壓保持不變。
(4)第四個階段：關閉cs1控制的傳輸門，同時控制的傳輸門打開，即cs1＝1，此時sd與c1外側連接，c1外側電壓變化為sd-sh＝sl-sh，引起電容c1內側電壓隨之變化，此時dh＝vdd/2+(sl-sh)。同時sl與電容c2外側連接，由於sd＝sl，則c2外側電壓不變，始終為sl。因此，dl＝vdd/2保持不變，而dh＝vdd/2+(sl-sh)減小。然後，信號處理模塊最終輸出dh與dl。
(5)第五個階段：最終信號處理模塊輸出的兩個信號dh與dl被接入到信號判決模塊，比較判決它們之間的大小關係，可以看出dl＝vdd/2＞dh＝vdd/2+(sl-sh)，因此，最終數據讀取結果為「0」。
如果數據單元中非易失性存儲器件的電阻值為rh，即存儲的數據信息為「1」，其數據讀取過程類似。此時，
(1)第一個階段：與如上數據信息為「1」的情況相同。
(2)第二個階段：這三個讀取電壓信號(sl、sd、sh)被接入到信號處理模塊；此時cs1控制的傳輸門打開，控制的傳輸門關閉，即cs1＝0，對兩個電容c1和c2的左右兩端進行預充電，使兩個電容內側的電壓都為vdd/2，同時sd被接入到c2外側，sh被接入到c1外側。由於數據單元中非易失性存儲器件的電阻值為rh，即存儲的數據信息為「1」，則sd＝sh。
(3)第三個階段：關閉信號處理模塊中所有的傳輸門，即cs1＝1，保持電容c1和c2兩端電壓保持不變。
(4)第四個階段：關閉cs1控制的傳輸門，同時控制的傳輸門打開，即cs1＝1，此時sd與c1外側連接，由於sd＝sh，則c1外側電壓不變，始終為sh；同時sl與電容c2外側連接，c2外側電壓下降sl-sd＝sl-sh，引起電容c2內側電壓隨之變化，此時dl＝vdd/2+(sl-sh)。因此，dh＝vdd/2保持不變，而dl＝vdd/2+(sl-sh)減小。然後，信號處理模塊最終輸出dh與dl。
(5)第五個階段：最終信號處理模塊輸出的兩個信號dh與dl被接入到信號判決模塊，比較判決它們之間的大小關係，可以看出dh＝vdd/2＞dl＝vdd/2+(sl-sh)，因此，最終數據讀取結果為「1」。