流水線模數轉換器的製造方法
2024-02-13 22:40:15
流水線模數轉換器的製造方法
【專利摘要】本發明公開了一種流水線模數轉換器，至少包括一個由相鄰兩個級模塊組成的周期單元，周期單元的兩級級模塊共用一對相同的電容網絡一和二，電容網絡一和二分別包括兩個相同電容、兩個開關以及四個埠，通過對時鐘信號的控制，能夠使電容網絡一和二的開關以及埠的連接狀態進行切換，使周期單元能夠分別處於四種連接關係中，四種連接關係中前一級模塊利用一個電容網絡和另一電容進行採樣時、後一級模塊利用另一個電容網絡進行餘量放大，前一級模塊利用一個電容網絡進行餘量放大時、後一級模塊同時利用該電容網絡進採樣、另一個電容網絡閒置。本發明能實現相鄰級模塊之間的電容共享，減少整體電容尺寸，降低功耗和面積。
【專利說明】流水線模數轉換器
【技術領域】
[0001] 本發明涉及一種半導體集成電路，特別是涉及一種流水線模數轉換器(ADC)。
【背景技術】
[0002] 流水線ADC是一種既能實現高速又能實現相當解析度的結構，在電子系統中應用 廣泛，同時對性能的要求也越來越高。現在的流水線ADC向著高速度、高精度、低功耗、小面 積等方向發展，但是由於其本身結構特點，現有流水線ADC每一級至少需要兩個電容，且為 了減小電容失配和KT/C噪聲，電容尺寸必須高於一定值，會消耗可觀的功耗和面積。
[0003] 如圖1所示，是現有流水線ADC的結構圖；通過採樣保持模塊（S/H) 101進行模 擬輸入，輸入的模擬信號經過多個級模塊（stage)如級模塊一 1021、級模塊il02i、級模塊 nl02n以及閃速級模塊103等進行模擬數字轉換，每一個級模塊形成1位或多位數位訊號， 如I^bits、Kbits、K nbits、Kn+1bits，轉換後得到的數位訊號輸入到移位寄存器104中並通 過數字校正電路105後輸出，時鐘產生電路106用於產生時鐘信號從而對級模塊的工作模 式進行控制。以一個l〇-bit解析度，基於1. 5位乘法型模數轉換器的流水線ADC為例，各 級級模塊電路中，最後一級級模塊包括一 2位並行模數轉換器，沒有冗餘位；其它各級級模 塊為1. 5位每級（1. 5bit/stage)，包括一 1. 5位乘法型模數轉換器，1. 5位乘法型模數轉換 器輸出2位數據，2位數據的有效值分別為00, 01和10 ;11為冗餘碼。
[0004] 如圖2所示，是圖1中的級模塊的結構圖；級模塊102i包括子ADCil04和餘量增 益電路（MDAO105,輸入的模擬信號V in經過子ADCil04轉換為數位訊號& bits ;餘量增益 電路105包括採樣保持模塊106,子數模轉換器（DAC) i 107和運算放大器108,子DACi 107 將數位訊號I bits轉化為模擬量，採樣保持模塊106對輸入的模擬信號Vin進行採樣，模 擬信號Vin和子DACi 107輸出的模擬量通過減法模塊相減後產生一餘量，該餘量通過運算 放大器108進行放大後輸出模擬信號Vwt。，模擬信號V wt作為下一級的級模塊的輸入模擬 信號。
[0005] 為了分析方便，以每級1. 5位的MDAC單元為例。如圖3A所示，是圖2中的MDAC 為1. 5位時級模塊的採樣模式電路圖；級模塊包括電容Cf和Cs，子DAC107a和運算放大器 108a。子DAC107a通過三個開關選擇電壓V Mf、〇和-VMf實現，並輸出電壓信號Vda。。開關 109和110由第一時鐘信號控制，開關111由第二時鐘信號Φ 2控制。在米樣模式時開 關109和110接通，輸入信號Vi被採樣到電容Cf和Cs ;開關111斷開，此時運算放大器108a 閒置。此時運放輸入端的電荷為：
[0006] Qi =-(Cs+Cf)Vi (1)
[0007] 如圖3B所示，是圖2中的MDAC為1. 5位時級模塊的保持模式電路圖，保持模式也 為放大周期模式，此時級模塊會輸出餘量放大的模擬信號；在保持模式時開關109和110斷 開，開關111接通，電容器Cf上極板通過開關111接到運算放大器108a的輸出端，運放處 於工作狀態。Cs上極板會接到子DAC107a的輸出即電壓信號V da。。此時運放輸入端的電荷 為：
[0008]
【權利要求】
1. 一種流水線模數轉換器，其特徵在於，流水線模數轉換器包括由多個級模塊組成的 流水線模數轉換結構，各級所述級模塊都包括一模擬信號輸入端、數位訊號輸出端和模擬 信號輸出端； 第一級所述級模塊的模擬信號輸入端連接外部模擬信號，第一級外的其它各級所述級 模塊的模擬信號輸入端連接上一級所述級模塊的模擬信號輸出端； 各級所述級模塊包括子模數轉換器和餘量增益電路，各級所述級模塊的子模數轉換器 將輸入模擬信號轉換為數位訊號輸出；各級所述級模塊的餘量增益電路包括子數模轉換 器，通過所述子數模轉換器將輸出的數位訊號轉化成中間模擬信號，各級所述級模塊的餘 量增益電路將所述輸入模擬信號和所述中間模擬信號相減後得到模擬信號餘量並通過一 運算放大器將該模擬信號餘量放大後形成輸出模擬信號； 各級所述級模塊的餘量增益電路包括採樣模式和保持模式兩種工作模式，各級所述級 模塊的餘量增益電路的工作模式由一對互為反相的第一時鐘信號和第二時鐘信號控制，各 奇數級的所述級模塊的餘量增益電路的工作模式相同且和各偶數級的所述級模塊的餘量 增益電路的工作模式都相反； 所述流水線模數轉換器至少包括一個由相鄰兩個所述級模塊組成的周期單元； 所述周期單元的前一級模塊包括：前一級子模數轉換器、前一級子數模轉換器、電容一 和前一級運算放大器； 所述周期單元的後一級模塊包括：後一級子模數轉換器、後一級子數模轉換器和後一 級運算放大器； 所述周期單元還包括前一級模塊和後一級模塊共用的電容網絡一和電容網絡二； 所述電容網絡一包括電容二和電容三，所述電容二和電容三的電容值相等且為所述電 容一的電容值的一半；所述電容二和所述電容三的第一端連接在一起，所述電容二的第二 端和開關一的第一端相連，所述電容三的第二端和開關二的第一端相連，所述開關一和所 述開關二的第二端連接在一起，令所述電容二的第一端為T端，所述電容二的第二端為FB 端，所述電容三的第二端為DAC端，所述開關一的第二端為B端； 所述電容網絡二具有和所述電容網絡一的相同結構，所述電容網絡一的所述開關一和 所述開關二連接第三時鐘信號、並在所述第三時鐘信號的控制下進行開關，所述電容網絡 二的所述開關一和所述開關二連接第四時鐘信號、並在所述第四時鐘信號的控制下進行開 關；所述第三時鐘信號和所述第四時鐘信號互為反相，且所述第三時鐘信號和所述第四時 鍾信號的時鐘周期為所述第一時鐘信號和所述第二時鐘信號的時鐘周期的兩倍； 在所述第一時鐘信號、所述第二時鐘信號、所述第三時鐘信號和所述第四時鐘信號的 控制下實現所述周期單元的所述電容網絡一和所述電容網絡二在前一級模塊和後一級模 塊之間共用，共包括如下連接關係： 第一種連接關係，所述第一時鐘信號為高電平、所述第二時鐘信號為低電平、所述第三 時鐘信號為高電平和所述第四時鐘信號為低電平，所述周期單元的前一級模塊工作於採樣 模式，所述周期單元的前一級模塊的輸入模擬信號連接到所述電容網絡一的B端和所述電 容一的第一端，所述電容網絡一的所述開關一和所述開關二閉合，所述電容網絡一的T端 和所述電容一的第二端相連並接地，所述前一級子模數轉換器的輸入端連接所述周期單元 的前一級模塊的輸入模擬信號、所述前一級子模數轉換器的輸出端連接所述前一級子數模 轉換器的輸入端，所述前一級子數模轉換器的輸出端和所述電容一的第二端之間斷開連 接，所述電容網絡一的FB端和DAC端都懸空；所述周期單元的後一級模塊工作於保持模式， 所述電容網絡二的T端和所述後一級運算放大器的反相輸入端相連，所述前一級運算放大 器的輸出端連接所述電容網絡二的B端、所述電容網絡二的所述開關一和所述開關二斷開 從而使所述前一級運算放大器的輸出端和所述電容網絡二的電容二和電容三不相連，所述 電容網絡二的DAC端和所述後一級子數模轉換器的輸出端相連，所述電容網絡二的FB端和 所述後一級運算放大器的輸出端相連，所述後一級運算放大器的輸出端的輸出餘量放大後 的輸出模擬信號並作為所述周期單元的後一級模塊的下一級模塊的輸入模擬信號； 第二種連接關係，所述第一時鐘信號為低電平、所述第二時鐘信號為高電平、所述第三 時鐘信號為高電平和所述第四時鐘信號為低電平，所述周期單元的前一級模塊工作於保持 模式，所述前一級子數模轉換器的輸出端和所述電容一的第二端相連接，所述電容網絡一 的T端和所述電容一的第二端相連並連接所述前一級運算放大器的反相輸入端，所述電容 網絡一的FB端和DAC端都懸空，所述電容網絡一的B端和所述前一級運算放大器的輸出端 連接，所述前一級運算放大器的輸出端的輸出餘量放大後的輸出模擬信號並作為所述周期 單元的後一級模塊的輸入模擬信號；所述周期單元的後一級模塊工作於採樣模式，所述電 容網絡二的T端和所述後一級運算放大器的反相輸入端相連，所述前一級運算放大器的輸 出端連接所述電容網絡二的B端、所述電容網絡二的所述開關一和所述開關二斷開從而使 所述前一級運算放大器的輸出端和所述電容網絡二的電容二和電容三不相連，所述電容網 絡二的DAC端和FB端都懸空，所述周期單元的後一級模塊的輸入模擬信號輸入到所述後一 級子模數轉換器的輸入端、所述後一級子模數轉換器的輸出端連接所述後一級子數模轉換 器的輸入端； 第三種連接關係，所述第一時鐘信號為高電平、所述第二時鐘信號為低電平、所述第三 時鐘信號為低電平和所述第四時鐘信號為高電平，將所述第一種連接關係的所述電容網絡 一替換為所述電容網絡二、同時將所述電容網絡二替換為電容網絡一就成了所述第三種連 接關係； 第四種連接關係，所述第一時鐘信號為低電平、所述第二時鐘信號為高電平、所述第三 時鐘信號為低電平和所述第四時鐘信號為高電平，將所述第二種連接關係的所述電容網絡 一替換為所述電容網絡二、同時將所述電容網絡二替換為電容網絡一就成了所述第四種連 接關係。
2. 如權利要求1所述的流水線模數轉換器，其特徵在於：所述第一種連接關係和所述 第三種連接關係之間以及所述第二種連接關係和所述第四種連接關係之間的所述電容網 絡一和所述電容網絡二的連接關係的替換通過由所述第三時鐘信號和所述第四時鐘信號 控制的開關的切換實現。
3. 如權利要求1所述的流水線模數轉換器，其特徵在於：從所述流水線模數轉換器的 第一級級模塊開始，所有的奇數級級模塊分別和對應該奇數級級模塊相鄰且為後一級的偶 數級級模塊組成所述周期單元。
4. 如權利要求3所述的流水線模數轉換器，其特徵在於：所述流水線模數轉換器共用 九級所述級模塊，其中前八級所述級模塊共連接成四個所述周期單元。
【文檔編號】H03M1/12GK104124969SQ201310150365
【公開日】2014年10月29日 申請日期:2013年4月26日 優先權日:2013年4月26日
【發明者】朱紅衛, 趙鬱煒 申請人:上海華虹宏力半導體製造有限公司