碼分多址擴頻通信系統中相干運算裝置的製作方法
2023-04-26 18:13:21 1
專利名稱：碼分多址擴頻通信系統中相干運算裝置的製作方法
技術領域：
本發明涉及碼分多址(CDMA)移動通信系統。更具體地說，本發明提出了一種新穎的碼分多址(CDMA)擴頻通信系統中相干運算的裝置。
在碼分多址擴頻通信系統中，相干運算是其中的必備裝置，一般地，相干運算分為兩部分復乘運算與累加運算。下面將結合以下公式加以說明。
設接收的信號為Data_I+iData_Q (1)本地PN碼為PN_I-iPN_Q (2)接收的信號與本地的PN碼復乘，得到(Data_I+iData_Q)×(PN_I-iPN_Q)=(Data_I×PN_I+Data_Q×PN_Q)+i(Data_Q×PN_I-Data_I×PN_Q)(3)這樣，實際復乘器中的運算包含四個乘積項(Data_I×PN_I)、(Data_Q×PN_Q)、(Data_Q×PN_I)、(-Data_I×PN_Q)。
根據相干運算的原理，相干裝置由兩部分組成，其一是完成接收信號與本地PN碼的復乘運算的復乘器，也就是上面公式(3)中所推導的；其二是完成對復乘結果做一定次數的相干累加的累加器，其結構原理請先參閱
圖1所示。
圖1的裝置中，分為復乘器部分與累加器部分。Data_I與Data_Q分別為接收的I路與Q路接收信號，PN_I與PN_Q分別為本地I路與Q路PN碼。
根據相干運算的結構原理圖，現有的實現相干運算的裝置可以有以下兩種第一種裝置該裝置結構基本同圖1的原理圖所示。需要說明的是，在碼分多址擴頻通信系統中，接收的信號是經過AD變換採樣量化後的2進位數，要佔用多位位寬。當本地PN碼為1或-1，也要佔1位位寬。所以，第一種裝置中，圖1中的四個乘法器實際是四個多位乘一位的乘法器。顯而易見，這樣的四路乘法器所需的硬體資源是非常大的，這種實現裝置是不可取的。
第二種裝置按照圖1的原理，該裝置也分為兩部分，如圖2所示，第一部分是對於接收信號與本地PN碼進行異或處理；第二部分就是對復乘結果進行相干累加。在第二種裝置中，累加器部分與第一種裝置相同。而在復乘器部分的結構中，鑑於本地PN碼為1或0，所以採用四個異或門來處理4個復乘的乘積項(Data_I×PN_I),(Data_Q×PN_Q),(Data_Q×PN_I),(-Data_I×PN_Q)。圖2中的異或門均是用PN碼的比特逐位對數據進行異或，即當PN碼為1時，數據按照原碼輸出；PN碼為-1時，數據按照反碼輸出。比如對第一個乘積項而言，當PN_I為0時，Data_I與之異或，仍為Data_I，所以按原碼輸出；而當PN_I為1時，Data_I與之異或，為-Data_I，其實這時應該按照對Data_I求補後輸出，這裡異或的結果為將Data_I按照反碼輸出。第二、三個乘積項的運算類似於第一個乘積項。唯一有所不同的是第四個乘積項，由於它本身就帶一個負號，所以，當PN_Q為1時，-Data_I與之異或按原碼輸出，當PN_Q為0時，Data_I與之異或按反碼後輸出。這種裝置以四個異或門代替了四個乘法器，可以說是大大的節省了硬體資源。
但是，這種裝置仍然是有缺陷的，傳統觀念認為，求反運算與求補運算只相差最低位的精度，幾乎可以忽略。但是，實際上，在碼分多址擴頻通信系統中，由於實際信噪比非常低，導致接收信號的最低幾位往往就是有用信號信息。這時，最低位的正確與否將直接決定碼分址擴頻系統的性能，這種以求反代替求補的裝置是有誤差的，尤其在低信噪比下，誤差還是非常大的，所以，必須對誤差有所補償，有待於對現有的上述相干運算裝置提出改進。
為此，本發明的目的是針對上述相干運算裝置存在的缺點，提供一種實現起來簡單、方便的碼分多址擴頻通信系統中相干運算裝置，以減少所需的硬體開銷、提高運算精度和系統性能。
為了實現上述目的，本發明採用如下兩種技術方案該相干運算裝置包括復乘器部分和累加器部分，復乘器部分含有四個異或電路、二個後續加法器，累加器部分含有二個累加器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；其中所述的復乘器部分還增設有一反相器和四個過渡加法器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，四個過渡加法器中的前兩個加法器的輸出作為第一個後續加法器的輸入、後兩個過渡加法器的輸出作為第二個後續加法器中的輸入；二個後續加法器的輸出分別作為累加器部分的兩個累加器的輸入，二個累加器的輸出即為相干累加的結果。
該相干運算裝置包括復乘器部分和累加器部分，復乘器部分含有四個異或電路、二個後續加法器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；其中所述的復乘器部分中還增設有一反相器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，第一、四個異或電路輸出作為第一個後續加法器的輸入、第二、三個異或電路的輸出作為第二個後續加法器的輸入；所述的累加器部分為一累加補償部分，第一、二後續加法器輸出到累加補償部分，PN_I、PN_Q、以及PN_Q經過求反後也均同時輸出到累加補償部分。
與傳統的碼分多址通信系統相干運算裝置相比，本發明的方案一中，在相干運算裝置的復乘器部分中增設有一反相器和四個過渡加法器；而在本發明的方案二中，還將普通的累加器部分改為累加補償部分，在這二種方案中，對每次復乘後的結果因由於求反運算代替求補運算造成的誤差進行加1補償，在相干累加之後，還對於由於求反運算代替求補運算造成的總的誤差作了補償，一方面克服了傳統裝置需要消耗大量硬體資源的不足，另一方面，還克服了傳統裝置因運算精度低，導致系統性能惡化的缺陷。
下面結合附圖和實施例，對本發明作一較為詳細地說明圖1為現有的相干運算裝置原理結構示意圖。
圖2為現有的另一種相干運算裝置原理結構示意圖。
圖3為本發明的相干運算裝置原理結構示意圖。
圖4為本發明的另一實施例的相干運算裝置原理結構示意圖。
請參閱圖3所示，本發明的相干運算裝置同樣包括復乘器部分和累加器部分，其中，復乘器部分含有四個異或電路、二個後續加法器，累加器部分含有二個累加器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；所不同的是所述的復乘器部分還增設有一反相器和四個過渡加法器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，四個過渡加法器中的前兩個加法器的輸出作為第一個後續加法器的輸入、後兩個過渡加法器的輸出作為第二個後續加法器中的輸入；二個後續加法器的輸出分別作為累加器部分的兩個累加器的輸入，二個累加器的輸出即為相干累加的結果。
復乘器部分是接收信號與本地PN碼作異或運算，並對於復乘中出現的接收信號乘以-1的運算用異或後加1進行補償。累加器部分是對相干處理後的結果進行累加。這裡的補償，可以說是最直接補償，對每次取反後的數加上最低位精度的量階。4個復乘的乘積項(Data_I×PN_I),(Data_Q×PN_Q),(Data_Q×PN_I),(-Data_Q×PN_Q)。比如對第一個乘積項而言，當PN_I為0時，Data_I與之異或，仍為Data_I，按原碼輸出，無需補償；而當PN_I為1時，Data_I與之異或，為-Data_I，這時應該按照對Data_I求補後輸出，所以對異或結果進行加1補償。第二、三個乘積項的補償運算類似於第一個乘積項。唯一有所不同的是第四個乘積項，由於它本身就帶一個負號，所以，當PN_Q為1時，無需補償，當PN_Q為0時，對異或結果進行加1補償。
顯而易見，這種裝置相對於傳統裝置二，能夠對取反的結果進行了補償，提高了運算精度與系統性能；相對於傳統裝置一，又大大節省了硬體資源。
但是，這種結構仍存在兩個問題，第一、復乘器部分多了四個加法器，佔用資源較大。第二，求反加1並不能完全代替求補。我們可以舉一個例子。例如，如果用4bit來表示輸入信號，那麼，其負最大值為-16，如果仍用4bit表示，它的補碼為15，而-16的取反加1仍為-16。所以，必須對輸入信號擴展1位，類似於飽和處理。綜上所述，這種裝置仍然是可以改進的。
為此，請參閱圖4所示，復乘器部分含有四個異或電路、二個後續加法器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；所不同的是所述的復乘器部分中還增設有一反相器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，第一、四個異或電路輸出作為第一個後續加法器的輸入、第二、三個異或電路的輸出作為第二個後續加法器的輸入；所述的累加器部分為一累加補償部分，第一、二後續加法器輸出到累加補償部分，PN_I、PN_Q、以及PN經過求反後也均同時輸出到累加補償部分。
所述的累加補償部分還包括二個並/串轉換器、二個計數器、二個混合器(MUX)，其中，復乘器部分的PN_I、PN_Q作為第一個並/串轉換器的輸入；PN_I與PN_I求反後的輸出作為第二個並/串轉換器的輸入；第一個加法器的輸出與第一個並/串轉換器輸出經第一個計數器後同時作為第一個混合器(MUX)的輸入；第二個加法器的輸出與第二個並/串轉換器的輸出經第二個計數器後同時作為第二個混合器(MUX)的輸入；二個混合器(MUX)的輸出作為二個累加器的輸入，二個累加器的輸出即為累加補償部分的輸出。
鑑於本地PN碼非0即1，在4個復乘的乘積項(Data_I×PN_I),(Data_Q×PN_Q),(Data_Q×PN_I),(-Data_I×PN_Q)中。對第一個乘積項而言，當PN_I為0時，Data_I與之異或，仍為Data_I，所以按原碼輸出；而當PN_I為1時，Data_I與之異或，為-Data_I，其實這時應該按照對Data_I求補後輸出，但在這裡異或的結果為將Data_I按照反碼輸出。第二、三個乘積項的運算類似於第一個乘積項。唯一有所不同的是第四個乘積項，由於它本身就帶一個負號，所以，當PN_Q為1時，Data_I與之異或按原碼輸出，當PN_Q為0時，Data_I與之異或按反碼後輸出。因此，復乘器部分少用四個全加器、而且無需飽和處理，大大地節約了硬體開銷。
下面介紹累加補償部分，如圖4所示，對復乘結果的實部(Data_I×PN_I+Data_Q×PN_Q)而言，首先對本地PN碼PN_I、PN_Q作並串變換，作為累加補償部分計數器的計數使能輸入(計數器的使能是負使能)，這樣，每當PN_I或PN_Q為1時，計數器就計數，反之則不計數，這樣，就能夠把每次求反運算代替求補運算造成的誤差統計出來。需要說明的是，由於本地PN碼PN_I、PN_Q作並串變換輸入，所以，計數時鐘CLK是系統時鐘的兩倍。因此，可以統計在1個累加周期中需要補償的數，這樣，將要補償的數在1個累加周期結束時加在復乘器輸出的累加結果上，這樣就一次完成了對求反運算實部誤差的補償。同理，對復乘結果的虛部(Data_Q×PN_I-Data_I×PN_Q)而言，這樣每當PN_I為1或PN_Q為0時，計數器就計數，反之則不計數，最後，將要補償的數在1個累加周期結束時加在復乘器輸出的累加結果上，這樣，就一次完成了對求反運算虛部誤差的補償。
二個計數器、二個混合器(MUX)、兩個串並轉換器代替了圖3所示的復乘器中的四個加法器與加法飽和處理造成的位擴展，在一定程度上節省了硬體實現的開銷。
權利要求
1.一種碼分多址擴頻通信系統中相干運算裝置，該相干運算裝置包括復乘器部分和累加器部分，其中，復乘器部分含有四個異或電路、二個後續加法器，累加器部分含有二個累加器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；其特徵在於所述的復乘器部分還增設有一反相器和四個過渡加法器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，四個過渡加法器中的前兩個加法器的輸出作為第一個後續加法器的輸入、後兩個過渡加法器的輸出作為第二個後續加法器中的輸入；二個後續加法器的輸出分別作為累加器部分的兩個累加器的輸入，二個累加器的輸出即為相干累加的結果。
2.一種碼分多址擴頻通信系統中相干運算裝置，該相干運算裝置包括復乘器部分和累加器部分，其中，復乘器部分含有四個異或電路、二個後續加法器，復乘器部分分別接收I路與Q路的接收信號Data_I和Data_Q、以及I路與Q路本地PN碼PN_I和PN_Q，接收信號和本地PN碼經過異或運算後輸出送至累加器部分；其特徵在於所述的復乘器部分中還增設有一反相器，Data_I、Data_Q、PN_I、PN_Q分別作為四個異或電路的輸入，PN_Q作為第三個異或電路的輸入時，先經過反相器，第一、四個異或電路輸出作為第一個後續加法器的輸入、第二、三個異或電路的輸出作為第二個後續加法器的輸入；所述的累加器部分為一累加補償部分，第一、二後續加法器輸出到累加補償部分，PN_I、PN_Q、以及PN_Q經過求反後也均同時輸出到累加補償部分。
3.如權利要求2所述的碼分多址擴頻通信系統中相干運算裝置，其特徵在於所述的累加補償部分還包括二個並/串轉換器、二個計數器、二個混合器，其中，復乘器部分的PN_I、PN_Q作為第一個並/串轉換器的輸入，PN_I與PN_Q求反後的輸出作為第二個並/串轉換器的輸入；第一個後續加法器的輸出與第一個並/串轉換器輸出經第一個計數器後同時作為第一個混合器的輸入，第二個加法器的輸出與第二個並/串轉換器的輸出經第二個計數器後同時作為第二個混合器的輸入；二個混合器的輸出作為二個累加器的輸入，二個累加器的輸出即為累加補償部分的輸出。
全文摘要
本發明公開了碼分多址擴頻通信系統中相干運算裝置,該相干運算裝置包括復乘器部分和累加器部分,與傳統的碼分多址通信系統相干運算裝置相比,在復乘器部分中增設有一反相器和四個過渡加法器,對每次復乘後的結果因由於求反運算代替求補運算造成的誤差進行加1補償,該相干運算裝置一方面克服了傳統裝置需要消耗大量硬體資源的不足,另一方面,還克服了傳統裝置因運算精度低,導致系統性能惡化的缺陷。
文檔編號H04J13/02GK1324158SQ0011566
公開日2001年11月28日 申請日期2000年5月11日 優先權日2000年5月11日
發明者王洋, 吳更石 申請人:華為技術有限公司