數字會聚校正裝置的製作方法
2023-05-10 11:53:21
專利名稱：數字會聚校正裝置的製作方法
技術領域：
本發明涉及一種數字會聚校正裝置，它能校正彩色電視接收機中圖像的失聚。
數字會聚校正裝置用於彩色電視接收機中，彩色電視接收機通過在諸如螢光屏或投影屏幕上構成紅綠藍三色圖像來形成所需顏色的圖像。數字會聚校正裝置通過使用數字校正數據校正圖像的失聚。例如，在投影顯示裝置中，根據屏幕上三色圖像的會聚角和三色圖像向屏幕的投影角等光學條件會在屏幕上產生失聚現象。
為了克服失聚現象，數字會聚校正裝置通過使用諸如交叉線信號等測試圖形信號在屏幕上提供多個調節點。例如，多個調節點分別由水平方向和垂直方向的15個點和9個點組成。然後，數字會聚校正裝置計算多個調節點中每點的校正數據，並將校正數據存儲在存儲器中。數字會聚校正裝置與一水平偏轉脈衝和一垂直偏轉脈衝同步從存儲器中讀取校正數據，並將校正數據轉換成模擬校正信號。在讀取校正數據時，將校正數據分成紅綠藍三色的水平和垂直校正數據。隨後，數字會聚校正裝置通過一放大電路將模擬校正信號輸出至會聚線圈，從而校正了失聚現象。
以下將參照圖6說明日本公開專利申請平3-285485中揭示的第一種常規的數字會聚校正裝置。
圖6是一方框圖，示出了第一種常規的數字會聚校正裝置。
在圖6中，同步脈衝發生器23分別通過輸入端21和輸入端22接收水平消隱脈衝和垂直消隱脈衝。同步脈衝發生器23分別與水平消隱脈衝和垂直消隱脈衝同步將水平同步脈衝24和垂直同步脈衝25輸出至水平尋址信號發生器26和垂直尋址信號發生器27。
水平尋址信號發生器26產生水平尋址信號，並將水平尋址信號輸出至存儲器28、6-通道時分脈衝發生電路38、6-通道S/H脈衝發生器46以及定時控制脈衝發生器65。同樣，垂直尋址信號發生器27產生垂直尋址信號，並將垂直尋址信號輸出至存儲器28、6-通道時分脈衝發生電路38、6-通道S/H脈衝發生器46以及定時控制脈衝發生器65。
這些水平和垂直尋址信號在屏幕上指定了與多個調節點中的每一點相應的位置。通過讀取這些尋址信號的數據，可以從存儲器28輸出定位所需的會聚校正數據。
存儲器28與多路復用器29相連，並通過獨立的信號線將第一校正數據31、第二校正數據32、第三校正數據33、第四校正數據34、第五校正數據35和第六校正數據36輸出至多路復用器29。每組信號線的數目等於六個校正數據31～36各自二進位位的長度。
第一校正數據31和第二校正數據32分別被轉換成驅動水平會聚線圈88和垂直會聚線圈89的校正信號。水平會聚線圈88和垂直會聚線圈89繞在會聚軛(convergence yoke)85上，而會聚軛85則被安裝在紅色圖像的陰極射線投影管94上。
第三校正數據33和第四校正數據34分別被轉換成驅動水平會聚線圈90和垂直會聚線圈91的校正信號。水平會聚線圈90和垂直會聚線圈91繞在會聚軛86上，而會聚軛86則被安裝在綠色圖像的陰極射線投影管95上。
第五校正數據35和第六校正數據36分別被轉換成驅動水平會聚線圈92和垂直會聚線圈93的校正信號。水平會聚線圈92和垂直會聚線圈93繞在會聚軛87上，而會聚軛87則被安裝在藍色圖像的陰極射線投影管96上。
多路復用器29根據6-通道時分脈衝發生電路38發送的定時脈衝對上述六個校正數據31-36實行分時(time-sharing)，並將多路復用數據37輸出給並行輸入型數字/模擬(以下稱為D/A)轉換器30。D/A轉換器30將多路復用數據37轉換成模擬信號39，並將模擬信號39輸出給第一採樣一保持(S/H)電路40～45。
第一採樣一保持電路40～45根據6-通道S/H脈衝發生器46發出的脈衝47～52採樣並保持模擬信號39，分別形成與六個校正數據31～36對應的六個校正信號53～58。然後，第一採樣一保持電路40～45分別將模擬信號53～58輸出至第二採樣一保持電路59～64。
第二採樣一保持電路59～64根據來自定時控制脈衝發生器65的定時脈衝66，於相同時刻分別將模擬信號67～72輸出至低通濾波器73～78。低通濾波器73～78分別將模擬信號輸出至放大電路79～84進行放大。
因此，在第一種常規的數字會聚校正裝置中，多路復用器29對六個校正數據31-36實行分時，並且D/A轉換器30將多路復用數據37轉換成模擬信號39。接著，第一採樣一保持電路40-45分別將模擬信號39分成六個校正信號53～58。
但是，在第一種常規的數字會聚校正裝置中，多路復用器29對來自存儲器28的六個校正數據31～36實行分時，並將多路復用數據37輸出至D/A轉換器30。因此，存在著這樣的問題，即在存儲器28與多路復用器29之間以及在多路復用器29與D/A轉換器30之間需要用許多信號線進行連接。
另外，每組信號線的數目等於六個校正數據31～36各自二進位位的長度。因此，如果為了提高校正數據的精度而增加二進位位的長度，那麼就會出現數字會聚校正裝置尺寸增大的問題。
以下將參照圖7說明日本公開專利申請平5-244615中揭示的第二種常規的數字會聚校正裝置。
圖7是一方框圖，示出了第二種常規的數字會聚校正裝置。
在圖7中，數字會聚校正裝置包括三個4位存儲器97a、97b和97c，與三個4位存儲器97a、97b和97c相連的大規模集成電路(LSI)98，以及與LSI98相連的六個並行輸入型D/A轉換器99RH、99RV、99GH、99GV、99BH和99BV。LSI98從三個4位存儲器97a-97c接收總共12位的校正數據，並將該12位校正數據分成由紅綠藍水平和垂直校正數據組成的6通道12位校正數據。
每個D/A轉換器99RH、99RV、99GH、99GV、99BH和99BV都從LSI98接收一個相應的6通道12位校正數據，並將12位校正數據轉換成模擬校正信號。
LSI98包括用於產生水平和垂直尋址信號的尋址信號發生器100，以及與4位存儲器97a-97c相連的第一組12位數據鎖存器101RH、101RV、101GH、101GV、101BH和101BV。尋址信號發生器100根據水平和垂直偏轉脈衝Hp和Vp分別產生水平和垂直尋址信號。
第一組12位數據鎖存器101RH、101RV、101GH、101GV、101BH和101BV中的每一個都輸入並鎖存來自4位存儲器97a～97b的一個相應的6通道12位校正數據。另外，LSI98還包括分別與第一組12位數據鎖存器101RH、101RV、101GH、101GV、101BH和101BV相連的第二組12位數據鎖存器102RH、102RV、102GH、102GV、102BH和102BV，以及用於控制第一組12位數據鎖存器101RH、101RV、101GH、101GV、101BH和101BV以及第二組12位數據鎖存器102RH、102RV、102GH、102GV、102BH和102BV的數據鎖存脈衝發生器103。第二組12位數據鎖存器102RH、102RV、102GH、102GV、102BH和102BV分別與D/A轉換器99RH、99RV、99GH、99GV、99BH和99BV相連。
在第二種常規的數字會聚校正裝置中，根據尋址信號發生器100發出的水平和垂直尋址信號，將12位校正數據從4位存儲器97a-97b讀取到LSI98中。第一組12位數據鎖存器101RH和101RV根據數據鎖存脈衝發生器103發出的鎖存脈衝分別保持紅色的水平和垂直校正數據。
另外，第一組12位數據鎖存器101RH和101RV根據鎖存脈衝分別將紅色的水平和垂直校正數據輸出至第二組12位數據鎖存器102RH和102RV。同樣，第一組12位數據鎖存器101GH和101GV根據鎖存脈衝分別保持綠色的水平和垂直校正數據。
第一組12位數據鎖存器101GH和101GV根據鎖存脈衝分別將綠色的水平和垂直校正數據輸出至第二組12位數據鎖存器102GH和102GV。同樣，第一組12位數據鎖存器101BH和101BV根據鎖存脈衝分別保持藍色的水平和垂直校正數據。並且，第一組12位數據鎖存器101BH和101BV根據鎖存脈衝分別將藍色的水平和垂直校正數據輸出至第二組12位數據鎖存器102BH和102BV。
第二組12位數據鎖存器102RH、102RV、102GH、102GV、102BH和102BV根據數據鎖存脈衝發生器103發出的鎖存脈衝在相同時刻分別將6通道12位校正數據輸出至D/A轉換器99RH、99RV、99GH、99GV、99BH和99BV。D/A轉換器99RH、99RV、99GH、99GV、99BH和99BV中的每一個將一個相應的6通道12位校正數據轉換成模擬校正信號，並將模擬校正信號輸出至未示出的會聚線圈。
但是，即使在第二種常規的數字會聚校正裝置中，如果為了提高校正數據的精度而增加二進位位的長度，也必須增加4位存儲器97a～97c與LSI98之間信號線的數目。因此，仍就會出現數字會聚校正裝置尺寸增大的問題。
本發明的目的是提供一種能夠解決上述問題的數字會聚校正裝置。
為了達到上述目的，依照本發明的數字會聚校正裝置包括至少一個並行/串行轉換器，用於將數字校正數據轉換成串行數據；和至少一個串行輸入型數字/模擬轉換器，它與至少一個並行/串行轉換器相連，並將串行數據轉換成所述模擬校正數據。
根據本發明的數字會聚校正裝置，並行/串行轉換器將數字校正數據轉換成串行數據。另外，串行輸入型數字/模擬轉換器將串行數據轉換成模擬校正信號。
因此，只用一根信號線便可把數字校正數據從並行/串行轉換器輸出至串行輸入型數字/模擬轉換器，與數字校正數據的二進位位長度無關。由此，如果為了提高數字校正數據的精度而增加二進位位的長度，也能避免增大數字會聚校正裝置的尺寸。
另外，為了達到上述目的，另一種依照本發明的數字會聚校正裝置包括一個8位存儲器，用於存儲8位數字校正數據；至少一對8位數據鎖存器，它們與8位存儲器相連，並用於保持來自8位存儲器的兩串8位數字校正數據；和至少一個16位數據鎖存器，它與至少一對8位數據鎖存器相連，並用來自至少一對8位數據鎖存器的兩串8位數字校正數據形成16位數字校正數據。
通過上述結構，在該數字會聚校正裝置中，可以擴充校正數據的二進位位長度，但不增加存儲器的二進位位長度。由此，很容易提高失聚校正數據的精度。
圖1是一方框圖，示出了本發明第一實施例的數字會聚校正裝置。
圖2是一方框圖，示出了本發明第二實施例的數字會聚校正裝置。
圖3是一方框圖，示出了本發明第三實施例的數字會聚校正裝置。
圖4是一方框圖，示出了本發明第四實施例的數字會聚校正裝置。
圖5是一方框圖，示出了本發明第五實施例的數字會聚校正裝置。
圖6是一方框圖，示出了第一種常規的數字會聚校正裝置。
圖7是一方框圖，示出了第二種常規的數字會聚校正裝置。
以下將參照附圖描述本發明數字會聚校正裝置的較佳實施例。實施例1圖1是一方框圖，示出了本發明第一實施例的數字會聚校正裝置。
在圖1中，數字會聚校正裝置包括用於存儲16位校正數據的16位存儲器1、與16位存儲器1相連的LSI2，以及與LSI2相連的六個串行輸入型數字/模擬(以下稱為D/A)轉換器3RH、3RV、3GH、3GV、3BH和3BV。16位存儲器1存儲CPU(未示出)算得的16位校正數據，它由諸如Sanyo公司生產的LC36256AML型RAM組成。
LSI2從16位存儲器1接收16位校正數據，並將16位校正數據分成由紅綠藍水平和垂直校正數據組成的6通道校正數據。D/A轉換器3RH和3RV分別將紅色的水平和垂直校正數據轉換成模擬校正信號RH和RV。
D/A轉換器3GH和3GV分別將綠色的水平和垂直校正數據轉換成模擬校正信號GH和GV。D/A轉換器3BH和3BV分別將藍色的水平和垂直校正數據轉換成模擬校正信號BH和BV。
把16位存儲器1、LSI2以及D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV安裝在一印刷電路板(未示出)上，例如電路板的大小可以是121毫米×121毫米。
LSI2包括用於產生水平和垂直尋址信號的尋址信號發生器4、用於產生鎖存脈衝的鎖存脈衝發生器5、用於產生第一定時脈衝的第一定時脈衝發生器6，以及用於產生第二定時脈衝的第二定時脈衝發生器7。尋址信號發生器4、鎖存脈衝發生器5、第一定時脈衝發生器6和第二定時脈衝發生器7分別接收水平和垂直偏轉電路(未示出)發出的水平和垂直偏轉脈衝Hp和Vp。
尋址信號發生器4根據水平和垂直偏轉脈衝Hp和Vp產生水平和垂直尋址信號，並將水平和垂直尋址信號輸出至16位存儲器1。由此，可通過水平和垂直尋址信號將多個需校正失聚的調節點定位在屏幕(未示出)上。另外，可以把每個調節點的校正數據從16位存儲器1發送至LSI2。
LSI2還包括與16位存儲器1相連的六個16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BV，以及分別連接在16位數據鎖存器8RH、8RV、8GH、8GV、8BH、8BV和D/A轉換器3RH、3RV、3GH、3GV、3BH、3BV之間的六個16位並行/串行(以下稱P/S)轉換器9RH、9RV、9GH、9GV、9BH和9BV。16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BV由鎖存脈衝發生器5發出的鎖存脈衝控制。
16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV由第一定時脈衝發生器6發出的第一定時脈衝控制。D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV由第二定時脈衝發生器7發出的第二定時脈衝控制。LSI2可由諸如Motorola股份有限公司生產的TVSA0034型集成電路構成。
在第一實施例的數字會聚校正裝置中，尋址信號發生器4根據水平和垂直偏轉脈衝Hp和Vp產生水平和垂直尋址信號。然後，根據水平和垂直尋址信號將校正數據從16位存儲器1發送至LSI2。
如此讀取的校正數據是一串紅綠藍水平和垂直校正數據。由此，16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BV根據鎖存脈衝發生器5發出的鎖存脈衝將這串數據分成6通道校正數據。然後，分別將劃分後的校正數據從16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BV輸出至16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV。
16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV根據第一定時脈衝發生器6發出的第一定時脈衝分別將16位校正數據轉換成串行數據，並將串行數據輸出至串行輸入型D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV。D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV根據第二定時脈衝發生器7發出的第二定時脈衝分別將串行數據轉換成模擬校正信號RH、RV、GH、GV、BH和BV。另外，D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV將模擬校正信號RH、RV、GH、GV、BH和BV輸出至各自的會聚線圈(未示出)。
因此，在第一實施例的數字會聚校正裝置中，每個通道的校正數據被位於LSI2中的16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV中一個相應的轉換成串行數據。另外，每個串行數據被串行輸入型D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV中一個相應的轉換成模擬校正信號。
因此，串行輸入型D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV中的每一個轉換器只通過一根信號線與LSI2相連。這樣，如果為了提高校正數據的精度而增加校正數據二進位位的長度，那麼數字會聚校正裝置的尺寸就不會增大。
另外，由於串行輸入型D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV在諸如CD放音機等音頻裝置中是通常採用的，所以可以與音頻裝置一起使用一些公共的部件。實施例2圖2是一方框圖，示出了本發明第二實施例數字會聚校正裝置的一部分。
在該第二實施例中，除了一個2通道串行輸入型D/A轉換器與兩個16位P/S轉換器相連之外，數字會聚校正裝置的結構基本上與第一實施例中的相同。因此，用相同的數字和標號表示與第一實施例相應的部分和部件，並且第一實施例中所作的描述同樣適用。在以下描述中，將主要說明該第二實施例與第一實施例的不同之處。
如圖2所示，兩個16位P/S轉換器9RH和9RV與2通道串行輸入型D/A轉換器10R相連。同樣，兩個16位P/S轉換器9GH和9GV與2通道串行輸入型D/A轉換器10G相連，並且兩個16位P/S轉換器9BH和9BV與2通道串行輸入型D/A轉換器10B相連。
2通道D/A轉換器10R根據圖1所示第二定時脈衝發生器7發出的第二定時脈衝將來自16位P/S轉換器9RH和9RV的兩個串行數據分別轉換成模擬校正信號RH和RV。另外，2通道D/A轉換器10R將模擬校正信號RH和RV輸出至各自的會聚線圈。
同樣，2通道D/A轉換器10G根據圖1所示第二定時脈衝發生器7發出的第二定時脈衝將來自16位P/S轉換器9GH和9GV的兩個串行數據分別轉換成模擬校正信號GH和GV。另外，2通道D/A轉換器10G將模擬校正信號GH和GV輸出至各自的會聚線圈。
同樣，2通道D/A轉換器10B根據圖1所示第二定時脈衝發生器7發出的第二定時脈衝將來自16位P/S轉換器9BH和9BV的兩個串行數據分別轉換成模擬校正信號BH和BV。另外，2通道D/A轉換器10B將模擬校正信號BH和BV輸出至各自的會聚線圈。
因此，與第一實施例相比，在第二實施例中，可以減少D/A轉換器10R、10G和10B與LSI2中第二定時脈衝發生器7之間的信號線數目。實施例3圖3是一方框圖，示出了本發明第三實施例數字會聚校正裝置的一部分。
在該第三實施例中，除了LSI中的一個2通道P/S轉換器與兩個16位P/S數據鎖存器相連，並通過一根信號線與2通道串行輸入型D/A轉換器相連之外，數字會聚校正裝置的結構基本上與第二實施例中的相同。因此，用相同的數字和標號表示與第二實施例相應的部分和部件，並且第二實施例中所作的描述同樣適用。在以下描述中，將主要說明該第三實施例與第二實施例的不同之處。
如圖3所示，在LSI11中兩個16位數據鎖存器8RH和8RV與一個2通道16位P/S轉換器12R相連。用同樣的方式，兩個16位數據鎖存器8GH和8GV與LSI11中的一個2通道16位P/S轉換器12G相連，並且兩個16位數據鎖存器8BH和8BV與LSI11中的一個2通道16位P/S轉換器12B相連。
2通道16位P/S轉換器12R、12G和12B分別通過一根信號線與2通道串行輸入型D/A轉換器10R、10G和10B相連。2通道16位P/S轉換器12R根據圖1所示第一定時脈衝發生器6發出的第一定時脈衝分別將來自兩個16位數據鎖存器8RH和8RV的兩個16位校正數據轉換成兩個串行數據。
同樣，2通道16位P/S轉換器12G根據圖1所示第一定時脈衝發生器6發出的第一定時脈衝分別將來自兩個16位數據鎖存器8GH和8GV的兩個16位校正數據轉換成兩個串行數據。
另外，2通道16位P/S轉換器12B根據圖1所示第一定時脈衝發生器6發出的第一定時脈衝分別將來自兩個16位數據鎖存器8BH和8BV的兩個16位校正數據轉換成兩個串行數據。
因此，在第三實施例中，2通道16位P/S轉換器12R、12G和12B分別通過一根信號線與2通道串行輸入型D/A轉換器10R、10G和10B相連。從而，與第二實施例相比，可以減少LSI11與D/A轉換器10R、10G和10B之間的信號線數目。實施例4圖4是一方框圖，示出了本發明第四實施例的數字會聚校正裝置。
第四實施例的結構基本上與第一實施例中的相同，不同之處有用8位存儲器代替16位存儲器來存儲校正數據，並且用來自LSI中8位存儲器的校正數據形成16位校正數據，然後由六個並行輸入型D/A轉換器將其轉換成模擬校正信號。因此，用相同的數字和標號表示與第一實施例相應的部分和部件，並且第一實施例中所作的描述同樣適用。在以下描述中，將主要說明該第四實施例與第一實施例的不同之處。
如圖4所示，8位存儲器13將8位校正數據輸出至六對位於LSI14中的8位數據鎖存器16RH、16RH』、16RV、16RV』、16GH、16GH』、16GV、16GV』、16BH、16BH』、16BV和16BV』。在這十二個8位數據鎖存器16RH、16RH』、16RV、16RV』、16GH、16GH』、16GV、16GV』、16BH、16BH』、16BV和16BV』中，每對都保持兩串8位校正數據。另外，這六對8位數據鎖存器16RH、16RH』、16RV、16RV』、16GH、16GH』、16GV、16GV』、16BH、16BH』、16BV和16BV』分別通過16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BH與六個並行輸入型D/A轉換器17RH、17RV、17GH、17GV、17BH和17BH相連。
例如，一對8位數據鎖存器16RH和16RH』根據鎖存脈衝發生器15發出的鎖存脈衝保持兩串紅色的8位水平校正數據，並將兩串紅色的8位水平校正數據輸出至16位數據鎖存器8RH。16位數據鎖存器8RH用兩個紅色的8位水平校正數據形成紅色的16位水平校正數據。
然後，16位數據鎖存器8RH根據鎖存脈衝發生器15發出的鎖存脈衝將紅色的16位水平校正數據輸出給並行輸入型D/A轉換器17RH。隨後，D/A轉換器17RH根據第二定時脈衝發生器7發出的第二定時脈衝將紅色的16位水平校正數據轉換成模擬校正信號RH，並將模擬校正信號RH輸出至相應的會聚線圈。
通過上述結構，在此第四實施例中，可以擴充校正數據二進位位長度，但不增加存儲器二進位位的長度。由此，能夠很容易地提高失聚校正數據的精度。另外，由於不必增加LSI與存儲器之間信號線的數目，所以可以避免數字會聚校正裝置的尺寸增大。再有，存儲器的有效使用降低了存儲器的所需數量。實施例5圖5是一方框圖，示出了本發明第五實施例的數字會聚校正裝置。
第五實施例的結構基本上與第四實施例中的相同，不同之處有位於LSI中的16位P/S轉換器將16位校正數據轉換成串行數據，並且串行輸入型D/A轉換器將串行數據轉換成模擬校正信號。因此，用相同的數字和標號表示與第四實施例相應的部分和部件，並且第四實施例中所作的描述同樣適用。在以下描述中，將主要說明該第五實施例與第四實施例的不同之處。
如圖5所示，在LSI18中，16位數據鎖存器8RH、8RV、8GH、8GV、8BH和8BV分別與16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV相連。16位P/S轉換器9RH、9RV、9GH、9GV、9BH和9BV中的每一個根據第一定時脈衝發生器6發出的第一定時脈衝將16位校正數據轉換成串行數據，並將串行數據輸出至D/A轉換器3RH、3RV、3GH、3GV、3BH和3BV中相應的一個。D/A轉換器3RH、3RV、 3GH、3GV、3BH和3BV中的每一個根據第二定時脈衝發生器7發出的第二定時脈衝將串行數據轉換成模擬校正信號，並將模擬校正信號輸出至會聚線圈。
通過上述結構，在第五實施例中，可以避免因校正數據二進位位長度的增加而增大數字會聚校正裝置的尺寸。
儘管用較佳實施例的方式描述了本發明，但應當理解，這種揭示不是限制性的。閱讀了上述描述後，本領域的技術人員對於與本發明有關的各種變化和改變無疑將很清楚。因此，打算將所附的權利要求書解釋為覆蓋所有落在本發明精神和範圍內的變化和改變。
權利要求
1.一種通過使用數字校正數據輸出模擬校正信號的數字會聚校正裝置，其特徵在於，包括至少一個並行/串行轉換器，用於將所述數字校正數據轉換成串行數據；和至少一個串行輸入型數字/模擬轉換器，它與所述至少一個並行/串行轉換器相連，並將所述串行數據轉換成所述模擬校正信號。
2.如權利要求1所述的數字會聚校正裝置，其特徵在於所述至少一個串行輸入型數字/模擬轉換器是2通道串行輸入型數字/模擬轉換器。
3.如權利要求2所述的數字會聚校正裝置，其特徵在於所述至少一個並行/串行轉換器是2通道並行/串行轉換器。
4.一種通過使用數字校正數據輸出模擬校正信號的數字會聚校正裝置，其特徵在於，包括一個8位存儲器，用於存儲8位數字校正數據；至少一對8位數據鎖存器，它們與所述8位存儲器相連，並用於保持來自所述8位存儲器的兩串所述8位數字校正數據；和至少一個16位數據鎖存器，它與所述至少一對8位數據鎖存器相連，並用來自所述至少一對8位數據鎖存器的所述兩串8位數字校正數據形成16位數字校正數據。
5.如權利要求4所述的數字會聚校正裝置，其特徵在於，還包括至少一個並行/串行轉換器，它與所述至少一個16位數字鎖存器相連，並將所述16位數字校正數據轉換成串行數據；和至少一個串行輸入型數字/模擬轉換器，它與所述至少一個並行/串行轉換器相連，並將所述串行數據轉換成所述模擬校正信號。
全文摘要
一種數字會聚校正裝置，它通過使用並行/串行轉換器將校正數據轉換成串行數據，還通過使用串行輸入型數字/模擬轉換器將串行數據轉換成模擬校正信號，並輸出模擬校正信號校正失聚。
文檔編號H04N5/74GK1159699SQ9612323
公開日1997年9月17日 申請日期1996年12月13日 優先權日1995年12月15日
發明者今井雅 申請人:松下電器產業株式會社