高壓mosfet的結構和處理方法
2023-05-10 13:36:01 3
高壓mosfet的結構和處理方法
【專利摘要】本發明公開了一種高壓MOSFET的結構和處理方法，其是一種設置在半導體襯底中的半導體功率器件。該半導體功率器件包括形成在半導體襯底頂部的多個溝槽，穿過半導體襯底沿軸向水平延伸，每個溝槽都含有一個非線性部分，包括一個垂直於溝槽軸向的側壁，該半導體功率器件從頂面開始垂直向下延伸到溝槽底面。該半導體功率器件還包括一個設置在溝槽底面下方的溝槽底部摻雜區，以及一個沿垂直側壁設置的側壁摻雜區，其中側壁摻雜區沿溝槽的垂直側壁向下垂直延伸，以觸及溝槽底部摻雜區，拾取溝槽底部摻雜區到半導體襯底的頂面。
【專利說明】高壓MOSFET的結構和處理方法
【技術領域】
[0001] 本發明主要涉及半導體功率器件的結構和製備工藝。更確切的說，本發明涉及改 良型高壓（HV)金屬氧化物半導體場效應電晶體（MOSFET)簡化結構性配置和製備工藝。
【背景技術】
[0002] 製備高壓（HV) MOSFET器件的傳統技術，由於存在各種取捨，進一步提高器件性能 的話，仍然面臨許多困難和局限。在垂直半導體功率器件中，性能屬性之一的漏源電阻（即 導通狀態電阻，常用RdsA表示，即RdsX有源區面積)與功率器件可承受的擊穿電壓之間存 在取捨關係。為解決這些性能取捨所帶來的困難與局限，我們已研究了多種器件結構。為 此還專門研發了特殊P-合成（PC0M)結構。確切地說，帶有PC0M結構的高壓（HV) MOSFET 器件包括包圍著屏蔽溝槽側壁的P-型摻雜區，以便在半導體襯底頂面上的P-型本體區和 屏蔽溝槽下方的P-型摻雜區之間形成連接。為了在溝槽側壁周圍形成側壁摻雜區，傳統方 法採用帶有注入開口的附加的注入掩膜，在屏蔽溝槽所選位置處的溝槽側壁上進行注入工 藝。另外，為確保摻雜離子注入到溝槽側壁的底部，必須注入高能量的摻雜離子。需要使用 附加掩膜以及高能摻雜離子工藝，這些都增加了製備成本。此外，溝槽側壁底部的高能注入 以及擴散工藝，通常不易於控制摻雜區的形成。這些製備工藝的不確定性導致器件性能劇 烈變化，不便於精確控制製備質量。
[0003] 圖1A表示傳統工藝中所用的注入掩膜100的俯視圖，圖1B和1C表示沿圖1A的 線1-Γ和2-2'，利用傳統的工藝製備高壓（HV)MOSFET器件結構的兩個剖面圖。如圖1A所 示，注入開口 11位於溝槽12所選區域上。為了製備能夠承受高功率操作的MOSFET器件， 要形成PC0M (P-合成)結構。在該PC0M MOSFET結構中，通過注入開口 11，在P-型本體區 13下方的那部分區域16中，形成專用的摻雜區，從而如圖1C所示，將P-型本體區和溝槽 12下方的P-型摻雜區15連接起來。同時，在其他區域中，通過注入掩膜100,防止在本體 區下方注入形成摻雜區。圖1A所示的注入掩膜防止通過1-Γ周圍區域中的溝槽側壁，注 入摻雜物。圖1B表示一種沒有摻雜區包圍著溝槽側壁的結構，連接溝槽底部下方的本體區 和摻雜區。如圖1B-1C所示，高壓（HV)MOSFET器件還包括一個平面柵極17,形成在半導體 襯底上方，以及一個源極18和一個P++接頭19,形成在P-型本體區13頂部。
[0004] 如圖1A至1C所示的傳統製備工藝需要額外的注入掩膜。另外，需要高能注入 P-型摻雜物，例如在Mev區中的P-型摻雜注入物，如圖1C所示，在溝槽側壁周圍的本體區 下方形成摻雜區。額外掩膜和高能注入的要求，增加了製備成本。
[0005] 因此，對於本領域的技術人員來說，必須改善功率器件的製備方法，尤其是帶有 PC0M結構的器件，才能解決上述技術局限。本發明的目的在於提出新型、改良的製備方法和 器件結構，使之不再需要額外的注入掩膜和高能注入，從而克服上述困難與局限。
【發明內容】
[0006] 因此，本發明的一個方面在於，提出了一種新型、改良的製備方法，無需額外的注 入掩膜和高能摻雜注入，就能實現溝槽側壁p-型摻雜區的注入，從而降低製備成本，並解 決上述局限與困難。
[0007] 確切地說，本發明的一方面在於，注入工藝利用了溝槽終點處側壁的特殊結構，垂 直於溝槽縱向的側壁裸露出來，打開空間作為溝槽的一部分。由於無需穿透半導體襯底，僅 通過溝槽的開口空間，就能發射摻雜離子，因此，通過該終點溝槽，可以進行P-型摻雜區注 入，無需使用高能摻雜離子，就能觸及形成在溝槽底部的底部P-型摻雜區。連接形成在半 導體襯底頂面上的p-型本體區和溝槽底部p-型摻雜區的PC0M摻雜區，僅僅形成在溝槽終 點的側壁處。與傳統方法相比，無需高能摻雜注入，節省了成本。
[0008] 另外，本發明的一個方面在於，注入工藝利用了溝槽彎曲處溝槽側壁的特殊結構， 在溝槽彎曲處，垂直於溝槽縱向的側壁裸露出來，打開空間作為溝槽的一部分。另外，本發 明的一個方面在於，注入工藝利用了溝槽凹口處溝槽側壁的特殊結構，在溝槽凹口處，垂直 於溝槽縱向的側壁裸露出來，打開空間作為溝槽的一部分。由於無需穿透半導體襯底，僅通 過溝槽的開口空間，就能發射摻雜離子，因此，通過該側壁，就可以進行P-型摻雜區注入， 無需使用高能摻雜離子，就能觸及形成在溝槽底部的底部P-型摻雜區。
[0009] 本發明的另一方面在於，在溝槽終點、溝槽彎曲和溝槽凹口處的溝槽側壁上方，沿 溝槽的縱向通過打開空間，進行側壁摻雜注入，可以較好地控制注入工藝。更精確地控制器 件性能參數，並且減少高能摻雜注入所帶來的不確定性導致的製備工藝變化。
[0010] 在一個較佳實施例中，本發明提出了一種設置在半導體襯底中的半導體功率器 件。該半導體功率器件包括多個屏蔽溝槽，形成在半導體襯底的頂部，每個屏蔽溝槽都有 一個溝槽終點，終點側壁垂直於溝槽的縱向方向，並且從頂面開始垂直向下延伸到溝槽底 面。該半導體功率器件還包括一個溝槽底部P-型摻雜區，設置在溝槽底面下方，以及一個 側壁P-型摻雜區，沿終點側壁設置，其中側壁P-型摻雜區沿溝槽的終點側壁垂直向下延 伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂面 的P-型本體區。
[0011] 在另一個較佳實施例中，本發明提出了一種設置在半導體襯底中的半導體功率器 件。該半導體功率器件包括多個屏蔽溝槽，形成在半導體襯底的頂部，每個屏蔽溝槽在預定 區域中都有多個微小彎曲，溝槽側壁垂直於溝槽的縱向方向，並從頂面開始垂直延伸到溝 槽底面。該半導體功率器件還包括一個溝槽底部P-型摻雜區，設置在溝槽底面下方，以及 一個側壁P-型摻雜區，沿彎曲側壁設置，其中側壁P-型摻雜區沿溝槽的彎曲側壁垂直向下 延伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂 面的P-型本體區。
[0012] 在另一個較佳實施例中，本發明提出了一種設置在半導體襯底中的半導體功率器 件。該半導體功率器件包括多個屏蔽溝槽，形成在半導體襯底的頂部，每個屏蔽溝槽在預定 區域中都有多個微小凹口，溝槽側壁垂直於溝槽的縱向方向，並從頂面開始垂直延伸到溝 槽底面。該半導體功率器件還包括一個溝槽底部P-型摻雜區，設置在溝槽底面下方，以及 一個側壁P-型摻雜區，沿凹口側壁設置，其中側壁P-型摻雜區沿溝槽的凹口側壁垂直向下 延伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂 面的P-型本體區。
[0013] 在一個較佳實施例中，本發明還提出了 一種用於在半導體襯底上製備半導體功率 器件的方法。該方法包括以下步驟：a)在半導體襯底上方使用一個硬氧化物掩膜，然後根 據預定義的溝槽結構形成硬氧化物掩膜的圖案；b)通過帶圖案的硬掩膜刻蝕，在半導體襯 底的頂部形成多個溝槽，每個溝槽都有一個溝槽終點、一個微小彎曲或一個微小凹口，側壁 垂直於溝槽的縱向方向，並從頂面開始垂直向下延伸到溝槽底面；c)利用垂直(零度）高能 注入在溝槽底面下方形成溝槽底部P-型摻雜區，然後去除硬掩膜；d)在溝槽的側壁和底部 的矽表面上方，生長一個氧化物襯裡；以及e)利用低能傾斜注入，其中沿預定的傾斜角度， 注入摻雜離子，沿垂直側壁形成側壁P-型摻雜區，側壁P-型摻雜區沿溝槽側壁垂直向下延 伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂面 上的P-型本體區。在一個實施例中，注入的摻雜離子傾斜角與側壁表面大約呈45度角。
[0014] 閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本 領域的技術人員而言，無疑將顯而易見。
【專利附圖】
【附圖說明】
[0015] 圖1A表不傳統工藝中所用的注入掩膜的俯視圖，圖1B和1C表不穿過圖1A所不 的注入掩膜上生長的溝槽，沿兩個不同的方向，PC0MP結構的兩個側視圖。
[0016] 圖2A表示半導體襯底上傳統的溝槽結構的俯視圖。
[0017] 圖2B、2C-l、2C-2、2D-l、2D-2、2E-l、2E-2所示的側視圖分別表示在本發明所述溝 槽的兩個不同方位上製備PC0MP結構的工藝步驟。
[0018] 圖2F-1和2F-2所示的側視圖表示圖2E-1和2E-2所示的可選實施例。
[0019] 圖2G-1、2G-2、2H-1和2H-2所示的側視圖分別表示圖2E-1和2E-2所示的另一個 可選實施例。
[0020] 圖3A表示在本發明的半導體襯底上，不同長度溝槽的可選結構的俯視圖。
[0021] 圖3B表示垂直和傾斜注入形成PC0MP結構之後，圖3A所示半導體襯底的俯視圖。
[0022] 圖4A表示依據本發明的一個實施例，在半導體襯底上溝槽的一個可選結構的俯 視圖，其中溝槽具有一個含有微小彎曲的非線性部分。
[0023] 圖4B表示垂直和傾斜注入形成PC0MP結構之後，圖4B所示半導體襯底的俯視圖。
[0024] 圖5A表示依據本發明的一個實施例，在半導體襯底上溝槽的另一個可選結構的 俯視圖，其中溝槽具有一個含有微小凹口的非線性部分。
[0025] 圖5B表示垂直和傾斜注入形成PC0MP結構之後，圖5A所示半導體襯底的俯視圖。
【具體實施方式】
[0026] 以下結合附圖對本發明的技術方案作進一步地說明。
[0027] 圖2A表示在半導體襯底上傳統的溝槽結構的俯視圖。圖2B、2C-1、2C-2、2D_1、 2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1和2H-2所示的側視圖，分別表示在本發明的 不同實施例中，沿圖2A中的線1-Γ和線2-2'，製備PC0M結構配置的工藝步驟。
[0028] 如圖2A所示，多個溝槽120形成在半導體襯底101上，每個溝槽120都具有一個 溝槽終點側壁110。製備多個溝槽120如下所述：如圖2B所示，在半導體襯底上方沉積一個 氧化物硬掩膜111 ;然後，根據與如圖2A所示類似的預定義結構，形成硬掩膜111的圖案； 然後通過帶圖案的硬掩膜111，各向異性地刻蝕掉半導體襯底101，形成多個溝槽120,如圖 2C-1和2C-2所示，每個溝槽120都有溝槽終點110。
[0029] 首先進行垂直高能P-型摻雜注入(零度)，通過帶圖案的硬掩膜111，在溝槽120的 底面下方形成P-型摻雜區130,如圖2D-1和2D-2所示。P-型摻雜區130在溝槽底部作為 RESURF，提供最大的擊穿電壓（BV)閉鎖性能。
[0030] 如圖2E-1和2E-2所示，移除硬掩膜111，然後在襯底101的頂面上、在溝槽120的 側壁和底面上以及在終點側壁110處，沉積一個薄氧化層115,相同的厚度用t表示。然 後進行低能傾斜P-型摻雜注入，例如45度角。在圖2E-1中，在襯底的頂面上、溝槽120的 底面下方，以及溝槽側壁周圍的頂部，製備P-型摻雜區140。在圖2E-2中，在溝槽120的 終點處的終點側壁110處，也進行傾斜注入，因此沿溝槽終點側壁110的整個長度、在溝槽 120的底面下方以及襯底101的頂面上，製備P-型摻雜區140。獲得PC0MP結構配置，所形 成的P-型摻雜區140沿溝槽終點側壁110的整個長度，溝槽終點側壁110將P-本體區（圖 中沒有表示出)連接到底部P-型摻雜區130,無需額外的注入掩膜，並且無需高能注入。制 備工藝繼續進行標準的工藝步驟，完成整個器件。
[0031] 在圖2E-1和2E-2中，如上所述，在襯底101的頂面上以及溝槽120和終點側壁 110的側壁和底面上，沉積一個厚度t均勻薄氧化層115。圖2F-1和2F-2所示的側視圖與 圖2E-1和2E-2類似。在本實施例中，氧化層125'沉積在襯底101的頂面上以及溝槽120 的底面上，氧化層125'的厚度t2大於氧化層125的厚度tl，氧化層125覆蓋著溝槽120的 側壁和溝槽終點側壁110。因此，進行低能傾斜角注入後，如圖2F-1所示，P-型摻雜區140 僅形成在溝槽120側壁周圍的頂部。在圖2F-2中，P摻雜區140僅沿溝槽終點側壁110的 整個長度形成。因此，獲得PC0MP結構配置，所形成的摻雜區140沿溝槽終點側壁110的整 個長度，將形成在半導體襯底底面的P-型本體區（圖中沒有表示出）連接到底部P-型摻雜 區130,無需額外的注入掩膜，無需高能注入。按照標準的製備過程，完成整個器件的製備。
[0032] 在一個可選實施例中，如果厚度t均勻的薄氧化層115沉積在襯底101的頂面上， 以及溝槽120和終點側壁110的側壁和底面上，與圖2E-1和2E-2所示類似，防止傾斜注入 穿通溝槽120底部的氧化層，在進行傾斜注入之前，如圖2G-1和2G-2所示，先在溝槽120 的底部沉積一層犧牲材料142,沉積厚度可控。層142可以是高密度等離子（HDP)氧化物光 致抗蝕劑、TE0S等等。因此，進行低能傾斜角注入後，如圖2G-1所示，P-型摻雜區140僅 僅形成在溝槽120側壁周圍的頂部以及半導體襯底101的頂面，在圖2G-2中，所形成的P 摻雜區140僅僅沿溝槽終點側壁110的整個長度以及半導體襯底101的頂面上。然後，在 用多晶矽填充溝槽120的下一個工藝步驟之前，如圖2H-1和2H-2所示，先除去犧牲材料層 142。按照標準的製備過程，完成整個器件的製備。
[0033] 圖3A-3B表示本發明的一個可選實施例。如圖3A所示，本發明所述的半導體襯 底101上的一個可選溝槽結構的俯視圖，在預定區域製備溝槽終點，可以調節溝槽120'的 長度(例如使溝槽120'的長度小於圖2A所示的溝槽120的長度)，從而調節溝槽終點側壁 110'的密度以及PC0MP結構配置的密度，因此帶有P-型摻雜區的PC0MP結構配置沿溝槽終 點側壁的整個長度，將形成在半導體襯底頂面上的P-型本體區連接到溝槽底部P-型摻雜 區，PC0MP結構配置分布在半導體襯底的整個區域上。圖3B表示利用上述製備PC0MP結構 配置的注入工藝，進行注入之後的半導體襯底101的俯視圖。如圖3B所示，通過溝槽硬掩 膜垂直注入P-型摻雜物，可以在溝槽120'的底面下方構成P-型摻雜區130,在溝槽終點側 壁110'處傾斜注入p-型摻雜物，可以沿溝槽終點側壁110'的整個長度形成p-型摻雜區 140。根據兩個相鄰溝槽120'的兩個終點之間的空間，P-型摻雜區140可以合併在一起， 如圖3B所示，或者相互間隔開（圖中沒有表示出）。
[0034] 圖4A-4B表不本發明所述的一個可選實施例。圖4A表不在本發明所述的半導體襯 底101上的一種可選溝槽結構的俯視圖，如圖4A所示，每個溝槽200都有一個非線性部分， 由在預定區域的微小彎曲組成，從而構成溝槽側壁220,沿與溝槽軸向不在同一直線上的方 向。在圖4A所示的彎曲210中，溝槽側壁220垂直於溝槽200的軸向。因此，側壁220的 整個垂直長度裸露出來，帶有傾斜角的沿溝槽軸向入射的摻雜離子進行傾斜離子注入。鑑 於溝槽側壁的整個垂直長度都裸露出來，因此可以用低能摻雜離子進行傾斜離子注入，以 觸及溝槽側壁220的底部。圖4B表示利用上述製備PC0MP結構配置的注入工藝，進行注入 之後的半導體襯底101的俯視圖。如圖4B所示，通過溝槽硬掩膜垂直注入P-型摻雜物，在 溝槽200的底面下方形成P-型摻雜區130,在溝槽側壁220和溝槽終點側壁110處的傾斜 角P-型摻雜注入，沿溝槽側壁220和終點側壁110的整個長度形成P-型摻雜區140。
[0035] 圖5A-5B表不本發明的一個可選實施例。圖5A表不在本發明所述的半導體襯底 101上的一個可選溝槽結構的俯視圖，如圖5A所示，每個溝槽250都有一個非線性部分，由 在預定區域的微小凹口 260組成，從而構成溝槽側壁270,沿與溝槽軸向不在同一直線上的 方向。在圖5A所示的凹口 260中，溝槽側壁270垂直於溝槽250的軸向。因此，側壁270的 整個垂直長度裸露出來，帶有傾斜角的沿溝槽軸向入射的摻雜離子進行傾斜離子注入。鑑 於溝槽側壁的整個垂直長度都裸露出來，因此可以用低能摻雜離子進行傾斜離子注入，以 觸及溝槽側壁270的底部。圖5B表示利用上述製備PC0MP結構配置的注入工藝，進行注入 之後的半導體襯底101的俯視圖。如圖5B所示，通過溝槽硬掩膜垂直注入P-型摻雜物，在 溝槽250的底面下方形成P-型摻雜區130,在凹口 260飛溝槽側壁270和溝槽終點側壁110 處的傾斜角P-型摻雜注入，沿溝槽側壁220和終點側壁110的整個長度形成P-型摻雜區 140。
[0036] 一般來說，可以通過製備溝槽進一步配置如圖4A、4B和5A、5B所示的可選溝槽結 構，以便在特定區域構成寬度可以縮小或放大的部分。在這些區域的溝槽部分形成溝槽側 壁，沿垂直於溝槽軸向的方向，從而使側壁的整個垂直長度裸露出來，使注入離子穿透側壁 的整個垂直深度，無需製備PC0MP結構配置時的高能離子注入。另外，還可以通過製備帶有 橫向完全結構的溝槽，配置可選溝槽結構，從而使溝槽保持裸露出來，用於製備PC0MP結構 配置時進行全垂直深度注入，而無需高能離子注入。
[0037] 儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發 明的局限。領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。因此， 應認為所附的權利要求書涵蓋本發明的真實意圖和範圍內的全部變化和修正。
【權利要求】
1. 一種設置在半導體襯底中的半導體功率器件，其特徵在於，其包括： 一個形成在半導體襯底的頂部的溝槽，穿過半導體襯底，沿軸向水平延伸，其中溝槽還 包括一個非線性部分，非線性部分包含沿與軸向不在同一方向延伸的非線性溝槽側壁，使 非線性溝槽側壁的整個垂直長度裸露出來，以直接接收沿軸向傾斜注入的摻雜離子，沿非 線性溝槽側壁的整個垂直長度，構成側壁摻雜區；以及 一個設置在溝槽底面下方的溝槽底部摻雜區，側壁摻雜區沿非線性溝槽側壁向下延 伸，以觸及溝槽底部摻雜區，拾取溝槽底部摻雜區到半導體襯底的頂面。
2. 如權利要求1所述的半導體功率器件，其特徵在於：溝槽的非線性部分包括一個橫 向曲折溝槽，該橫向曲折溝槽包含垂直於軸向方向的曲折溝槽側壁。
3. 如權利要求1所述的半導體功率器件，其特徵在於：溝槽的非線性部分包括橫向溝 槽凹口，每個橫向溝槽凹口都有一個溝槽寬度縮小的凹口部分，包含垂直於溝槽軸向的溝 槽凹口側壁。
4. 如權利要求1所述的半導體功率器件，其特徵在於：溝槽墊有一個絕緣層，絕緣層覆 蓋著側壁和溝槽底部表面。
5. 如權利要求1所述的半導體功率器件，其特徵在於：溝槽墊有一個絕緣層，絕緣層覆 蓋著側壁和溝槽底面，其中，絕緣層覆蓋側壁和溝槽底面的厚度大致相同。
6. 如權利要求1所述的半導體功率器件，其特徵在於：溝槽墊有一個絕緣層，絕緣層覆 蓋著側壁和溝槽底面，其中，絕緣層覆蓋側壁的厚度小於絕緣層覆蓋溝槽底面的厚度。
7. 如權利要求1所述的半導體功率器件，其特徵在於：配置溝槽的非線性部分，分布在 半導體襯底的整個區域上的指定位置處。
8. 如權利要求1所述的半導體功率器件，其特徵在於，該器件還包括：一個高壓MOSFET 器件。
9. 如權利要求1所述的半導體功率器件，其特徵在於，該器件還包括：一個高壓IGBT 器件。
10. -種用於在半導體襯底上製備半導體功率器件的方法，其特徵在於，該方法包括： 在半導體襯底上方設置一個硬掩膜，並根據預定義的溝槽結構形成硬掩膜的圖案； 通過帶圖案的硬掩膜，刻蝕半導體襯底，在半導體襯底頂部形成多個溝槽，每個溝槽都 有一個水平非線性部分，由沿與軸向不在同一方向上的非線性溝槽側壁組成； 利用垂直高能注入，在溝槽底面下方形成溝槽底部摻雜區，然後除去硬掩膜； 沉積一個絕緣層，覆蓋溝槽側壁，以及溝槽底面；並且 沿溝槽軸向進行低能傾斜注入，以便沿非線性溝槽側壁的整個垂直長度形成一個側 壁摻雜區，其中，側壁摻雜區沿非線性溝槽的整個垂直長度向下延伸，以觸及溝槽底部摻雜 區，拾取溝槽底部摻雜區到半導體襯底的頂面。
【文檔編號】H01L29/78GK104143572SQ201410173266
【公開日】2014年11月12日 申請日期:2014年4月28日 優先權日:2013年5月10日
【發明者】丁永平, 雷燮光, 馬督兒·博德, 張磊, 金鐘五, 陳軍 申請人:萬國半導體股份有限公司