數據處理裝置和存儲器系統的製作方法
2023-05-10 07:36:16 1
專利名稱：數據處理裝置和存儲器系統的製作方法
技術領域：
本發明涉及一種數據處理裝置和一種存儲器系統，所述數據處理裝置包括第一處理器，它用於提供連續的輸入數據集；第二處理器，它用於接收連續的輸出數據集，所述存儲器系統包括多個存儲器電路，它們用於接收連續的輸入數據集並提供連續的輸出數據集。
本發明還涉及一種存儲器系統，它可接收數據並將數據提供給若干個處理器，而且，本發明還涉及在上述數據處理裝置中處理數據的方法。本發明具體涉及與包括數據流的多媒體有關的應用程式。
美國專利NO4930066公開了一種存儲器系統，它包括多個數據輸入/輸出埠，這些埠用於提供頁地址；多個存儲體，它們用於存儲數據頁；以及，一交換網絡，它用於使數據輸入/輸出埠與存儲體之間的連接轉動。將地址傳給與數據相關聯的存儲器系統。所以，就各個輸入/輸出埠而言，所述系統包括一接口，它用於接收數據和相關地址。這就會在存儲數據時導致延遲。而且，從硬體角度說，所述接口是複雜的。此外，存儲體可用於讀出或寫入，但不能用於這兩者。在選定存儲體以接收要寫入的數據並提供要讀出的數據時，就會出現存儲器訪問衝突。當需要兩個不同的埠去訪問位於同一存儲體中的兩個頁時，上述結構易於發生衝突。
本發明的目的是提供一種如開頭段落中所述的更為簡單的數據處理裝置。
依照本發明，所述數據處理裝置包括一主控制器，它用於通過與輸入數據集和輸出數據集相關的控制命令來設置所述存儲器系統，所述存儲器系統還包括一控制器，它用於根據控制命令選擇第一存儲器電路並在第一處理器提供來自輸入數據集的數據時在所述第一存儲器電路中生成寫入地址，且用於根據控制命令選擇第二存儲器電路並在第二處理器需要來自輸出數據集的數據時在所述第二存儲器電路中生成讀出地址。
與輸入數據集和輸出數據集有關的上述控制命令設置所述存儲器系統，使該系統可獨立地生成用於上述兩個數據集的數據的地址。所述存儲器系統中的控制器可在內部計算輸入和輸出數據的地址並且本身為各數據選定一存儲器電路。因此，處理器不需要為提供或接收數據而傳輸地址。事實上，處理器在需要或提供數據集時無需知道與所述存儲器系統的內部行為有關的任何事情。結果，與先有技術相比，可以極大地簡化處理器與這種存儲器系統之間存在的任何通訊協議以及最終的硬體實現形式。
本發明的另一個優點涉及以下方面。在本發明的數據處理裝置中，所述存儲器系統可接收來自第一處理器的輸入數據，同時，該存儲器系統可將輸出數據提供給第二處理器。所述控制器可通過選擇用於輸入和輸出數據的兩種不同存儲器電路而消除訪問衝突。這就能防止所存儲的數據的出錯。存儲器電路還可以是這樣類型的存儲器電路，它在給定的時間允許讀出或者寫入，但不允許兩者同時進行。這種存儲器電路較為便宜，因此，成本效益好是本發明的另一個優點。
可按不同的方式生成讀出和寫入地址。獲得這些地址的一種方式是將所有與輸入數據集和輸出數據集有關的地址加載進查找表。但是，這些查找表實現起來是複雜的並且需要大的晶片面積。
權利要求2的本發明最佳實施例包括一個讀出計數器和一個寫入計數器，它們分別用於生成確定要將數據存儲到哪裡或從哪裡取出的讀出和寫入地址。這兩個計數器是用於提供讀出地址和寫入地址的裝置的簡化實現形式。
對存儲器系統來說，還存在有多種了解在何時由第一處理器提供來自輸入數據集的數據以及在何時第二處理器需要來自輸出數據集的數據的方法。一種方案是，上述兩個計數器響應時鐘信號的時鐘脈衝遞增計數一個單位或遞減計數一個單位。這意味著按照由上述時鐘信號確定的固定速率接收或提供上述輸入和輸出數據。
權利要求3的本發明另一個實施例引入了來自處理器的讀出信號和寫入信號。處理器在需要新的輸出數據或在提供新的輸入數據時將一讀出或寫入信號發送給存儲器系統。這些信號能使處理器異步地接收或提供數據。在數據處理裝置的這一實施例中，所述兩個處理器可按它們自己的速率訪問存儲器系統。如果多個處理器有它們自己的處理速度，在這種情況下，如果所述處理器不能按同樣的速率接收或提供數據，則兩個處理器可按它們自己的速率訪問存儲器系統是最優越的。與響應時鐘信號傳輸數據的方案相比，權利要求3的實施例能提供有較大靈活性的優點。
本發明還涉及一種存儲器系統，該系統包括多個存儲器電路，它們用於接收連續的輸入數據集並用於提供連續的輸出數據集，所述存儲器系統還包括一控制器，可用與輸入數據集和輸出數據集相關的控制命令對上述控制器編程，根據這些控制命令，當接收到來自輸入數據集的數據時，可選擇第一存儲器電路，並在該第一存儲器電路中生成寫入地址，當提供來自輸出數據集的數據時，可選擇第二存儲器電路，並在該第二存儲器電路中生成讀出地址。本發明更一般地涉及一種處理數據的方法，該方法可在權利要求中所述的數據處理裝置中實施。
以下參照下文中結合附圖所述的實施例說明本發明的特定方面，在附圖中
圖1是本發明數據處理裝置的一個實施例的框圖；圖2是本發明數據處理裝置的一個最佳實施例的框圖；圖3是一存儲器系統的框圖，它示出了各組件的內部連接關係；圖4示出了8位字MC_W。
圖1中示出了本發明的數據處理裝置1。該裝置包括一存儲器系統2；一第一處理器PROC1，它用於將連續的輸入數據集提供給存儲器系統2；以及，一第二處理器PROC2，它用於接收來自存儲器系統2的連續輸出數據集。PROC1通過縱橫開關6和存儲器系統2的輸入埠3提供數據Di。PROC2通過縱橫開關5和存儲器系統2的輸出埠4提供數據Do。存儲器系統2包括一存儲器控制器MCU以及一存儲器塊MB。其中物理地存儲有數據的存儲器塊MB由任意數量(這裡為5)的獨立存儲器電路MEM1、MEM2、MEM3、MEM4和MEM5構成。在本發明的一個實施例中，這些存儲器電路可例如是有256個10位字的SRMA(靜態隨機存取存儲器)。當必須在其中寫入數據Di時，可通過相應的輸入埠I1、I2、I3、I4或I5來訪問各存儲器電路MEM1,……,MEM5，當必須讀出數據Do時，可通過相應的輸出埠O1、O2、O3、O4或O5來訪問各存儲器電路MEM1,……,MEM5。
數據處理裝置1還包括一主控制器MCP，它通過控制總線CB將控制命令CC傳給控制器MCU。這些控制命令CC與接收自PROC1的輸入數據集相關，從而可被寫入存儲器塊MB。所述控制命令CC還與PROC1所需要的輸出數據集相關，從而可從存儲器塊MB中取出。在由PROC1和PROC2分別處理輸入數據集和處理輸出數據集之前，將命令CC傳給控制器MCU。命令CC對控制器MCU進行設置。存儲器系統2中的控制器MCU的主要功能是對將數據存儲到存儲器塊MB中進行管理。對上述控制命令進行響應，控制器MCU可生成一命令集COM，這些命令被傳給存儲器塊MB並指示在哪裡從MB中取出數據Do或者在哪裡將數據Di放進MB。因此，當PROC1在埠3中提供數據Di以便寫入該數據時，MCU就首先將指示必須通過啟動相應的輸入埠I1、I2、I3、I4或I5將數據Di寫入哪一個存儲器電路MEM1、MEM2、MEM3、MEM4或MEM5的命令集COM傳給存儲器系統2。所述命令集COM還包括一寫入地址，必須在該地址處將數據寫入選定的存儲器電路。與此相似，當PROC2在輸出埠4處需要數據Do時，MCU就發送命令集COM，該命令集COM將選擇了哪一個存儲器電路MEM指示給存儲器塊MB並包括所述存儲器電路中的讀出地址，要從該地址中取出所需的數據。
應該注意，在同一存儲器電路中不能同時進行寫入和讀出操作。的確，為了不使同時進行讀寫所需的數據出錯，不允許同時進行上述兩種操作。當為同時讀寫選定了同一存儲器電路時，不啟動讀出操作，而是如通常那樣執行寫操作。僅可在兩個不同的存儲器電路中同時執行讀寫操作。結果，可在本發明的數據處理裝置中解決了訪問衝突。在以後的段落中，將詳細說明如何檢測並避免可能出現的訪問衝突。
所述存儲器塊可同多個處理器聯合使用。但是，兩個處理器不能同時訪問存儲器系統2以進行寫入。但是，若干個處理器可同時訪問存儲器塊MB，以便通過輸出埠4讀出同一數據集。本文所述的存儲器塊通常用作處理鏈中的兩個處理器之間的緩衝存儲器。
在本發明的一個最佳實施例中，圖2所示的控制器MCU傳送命令集COM，該命令集由四個信號MS、R/W、AD_W和AD_R構成。而且，在該最佳實施例中，控制器MCU包括一控制器CTRL，該控制器在由控制命令設置之後於要讀出或寫入數據時將信號MS傳給存儲器塊MB。信號MS能選擇存儲器電路MEM1、MEM2、MEM3、MEM4或MEM5。控制器CTRL還向存儲器塊提供表示是否需要選定的存儲器電路以便進行讀出或寫入的R/W信號並且啟動其輸入埠I1、……I5或其輸出埠O1、…O5，這取決於是為讀出還是為寫入而選定存儲器電路。上述信號例如在為寫入而需要選定的存儲器電路是1，在為讀出而需要選定的存儲器電路是0。
存儲器控制器MCU還包括兩個內部計數器CNT_R和CNT_W，它們可從外部加以裝載。響應通過控制器MCU的寫-輸入埠7接收到的信號NXT_W來修改計數器CNT_W的值，並且，計數器CNT_W的值能提供信號AD_W，它是要被寫進控制器CTRL所選擇的存儲器電路中的數據Di的讀出地址。因此，當處理器PROC1提供數據Di時，處理器PROC1還通過縱橫開關6和寫輸入埠7來發送信號NXT_W。將數據Di在存儲器電路中的由AD_W所指示的存儲單元處寫進控制器CTRL所選定的存儲器電路。然後，計數器CNT_W響應NXT_W而增一併準備好提供一新的地址AD_W，該地址指示PROC1所提供的下一個數據Di的下一個可用存儲單元。所以，信號NXT_W能使選定存儲器電路中的地址增一，以便連續且異步地寫入數據Di。在本發明的這一實施例中，在將數據寫進選定的存儲器電路之後，計數器CNT_W增一。CNT_W還可響應NXT_W在寫入數據之前減一。
與此相似，當PROC2需要來自存儲器塊的新數據Do時，PROC2會通過縱橫開關5並通過控制器MCU的讀輸入埠8將信號NXT_R發送給計數器CNT_R。響應信號NXT_R，計數器CNT_R增一併將讀出地址AD_R提供給MB。地址AD_R是控制器CTRL為讀出而選定的存儲器電路中的由PROC2所需的數據Do的地址。在從選定的存儲器電路中取出數據之前，計數器CNT_R增一。在本發明的一個實施例中，信號NXT_W和NXT_R被提供給上述計數器的相應時鐘輸入，從而分別起用於計數器CNT_W和CNT_R的異步時鐘的作用。這一最佳實施例的主要優點是數據處理裝置1的異步行為，這種行為能使得有不同處理速度的處理器訪問前述存儲器系統。在本發明的一種可能實現形式中，所述兩個計數器與一時鐘信號相連並且在該時鐘信號的前緣處提供讀出和寫入地址。這種實現形式需要必須按固定的時鐘頻率接收和提供數據的處理器的同步行為。
圖3中示出了本發明的一種改進形式。該圖示出了一種存儲器控制器MCU，它包括圖2的兩個計數器CNT_W和CNT_R。在本發明的這種改進實施例中，圖2所示的控制器CTRL包括兩個內部獨立控制器CTRL_N、CTRL_R以及一獨立單元COMP，該獨立單元用於檢測和解決存儲器系統2中可能出現的訪問衝突。控制器MCU包括四個寄存器REG1、REG2、REG3和REG4。這些寄存器接收來自主控制器MCP的控制命令集CC。在這種情況下，命令集是由四個主命令字Strt_W、MC_W、MC_R和Strt_R。主控制器MCP響應在控制總線CB上傳輸的裝載信號ld_conf將命令MC_W和MC_R分別存儲在REG2和REG3中。響應來自控制器CTRL_W和CTRL_R的ld信號將Strt_W和Strt_R分別裝進REG1和REG4。通過連接線路10將REG1的內容傳給計數器CNT_W。通過連接線路11將REG2的內容傳給控制器CTRL_W。通過連接線路12將REG3的內容傳給控制器CTRL_R。通過連接線路13將REG4的內容傳給計數器CNT_R。在控制總線CB上傳輸的ld_conf信號啟動對存儲器控制器MCU的設置。響應ld_conf信號，用在控制總線CB上接收的新控制命令CC來更新寄存器REG2、REG3的內容。
圖3中所示的存儲器塊是對稱的，假定該存儲器塊的上部涉及存儲器塊的寫入功能，而對稱的下部則涉及存儲器塊的讀出功能。以下的說明主要集中於存儲器塊與寫入功能有關的部件，但就這些部件所說明的內容對與讀出功能有關的對稱部件也是有效的。
Strt_W、MC_W、MC_R和Strt_R可以是8位字，其中，所說的位具有以下所述的意義。信號MC_R和MC_W分別限定了用於讀出處理周期的讀模板和用於寫入處理周期的寫模板。一個處理周期始於在設置階段裝進控制器CTRL_W、CTRL_R的新控制命令集CC。圖4所示的8位字MC_W中的每一位的精確含義如下-最低有效位MC_W
表示寫入操作是否有效。當該位被置為「1」時，允許進行寫入操作；當該位被置為「0」時，使寫入操作失效，計數器CNT_W不增一，且忽略MC_W的其它位。
-MC_W[1]和MC_W[2]從四種可能的模板中選出寫入操作模板。表1限定了存儲在內部控制器CTRL_W中的代碼，該代碼給出了用於寫入操作的模扳。
-MC_W[3]、MC_W[4]和MC_W[5]指示寫入周期中用於寫入操作的起始存儲器電路號的值。在本發明的這一實施例中，存儲器塊MB包括五個獨立的存儲器電路，在這種情況下，從1至5的存儲器電路號是編碼成三位的二進位數。
-MC_W[6]未用。
-最高有效位MC_W[7]表示在寫入周期中需要改變存儲器電路號。在該位被置為「0」時，當8位地址計數器CNT_W從存儲器電路的開始到結束時，存儲器電路號自動地增一。如果存儲器電路號等於最大值，這裡最大值為5，那麼，就將編碼在MC_W[3]、MC_W[4]和MC_W[5]中的存儲器電路號設置成1。控制器CTRL_W通過連接線路14訪問CNT_W的當前值以便進行檢查。在最高有效位MC_W[7]被置為「1」時，編碼在MC_W[3]、MC_W[4]和MC_W[5]中的存儲器電路號在寫入周期中不改變。
類似的說明對8位字MC_R也是有效的。就這時的讀出處理周期而言，MC_R的位與MC_W的位有同樣的意義。因此，控制器CTRL_R通過連接線路17檢查和重置CNT_R的值並響應命令ld使計數器CNT_R加載一新的值。
在為讀出操作選定的存儲器電路與為寫入操作選定的存儲器電路相同時即在MC_W[3]=MC_R[3]=MC_R[3]、MC_W[4]=MC_R[4]、MC_W[5]=MC_R[5]時，就可能出現訪問衝突。另外，在寫入和讀出操作兩者均有效時即MC_W
=1且MC_R
=1，衝突就會出現。單元COMP從CTRL_W中接收在埠I5上傳輸的MC_W
、MC_W[3]、MC_W[4]、MC_W[5]並從CTRL_R中接收在埠I6上傳輸的MC_R
、MC_R[3]、MC_R[4]、MC_R[5]。單元COMP逐位比較所接收到的位，當單元COMP檢測到實際的存儲器訪問衝突(為讀出和為寫入所選定的存儲器電路號是相同的並且讀出和寫入操作兩者均有效)時，該單元就通過埠I6確保CTRL_R將告知讀出操作是否有效的位MC_R
讀成0。事實上，單元COMP並不精確地修改值為1的MC_R
，但能確保CTRL_R將該位讀成0。由於讀出和寫入操作之一在新的設置階段無效或者由於在新的設置過程中或在讀出或寫入操作過程中修改了要為讀出或寫入而訪問的存儲器電路號，故衝突會停止。在這種情況下，單元COMP不檢測其它衝突，從而如通常那樣執行寫入操作。
以下假定需要將數據Di寫進存儲器系統2內。在埠3中提供Di，同時，CRTL_W和CNT_W傳送它們相應的信號MS、R/W和AD_W。MS信號例如是三位編碼位，它們表示要選擇的存儲器電路號。將MS信號傳給多路解調器DEMUX，該多路解調器的輸出與各存儲器電路MEM相連。多路解調器DEMUX將1傳給其號碼被編碼進MS中的存儲器電路並將0傳給所有其它的存儲器電路。R/W信號被傳給所有的存儲器電路，但僅被選定的存儲器電路所考慮，而且還會導致為寫入Di而啟動存儲器電路的輸入埠。寫入地址AD_W也被傳給所有的存儲器電路，但僅被選定的存儲器電路所考慮。然後，在存儲器塊內將所述數據傳至啟動的輸入埠並傳至選定存儲器電路內的指定存儲單元。
在本發明的一個改進型實施例中，存儲器系統2可發送一信號，以使將其是準備接收數據還是提供數據的指示給處理器。這就能防止處理器在存儲器為空時為讀出而訪問該存儲器或者在存儲器已滿時為寫入而訪問該存儲器。
附圖及其描述是說明但並不限制本發明。可以看出，存在有多種屬於後附權利要求範圍內的變化形式。在這方面，作以下結尾說明。
存在有多種在物理上將功能或功能單元擴展到多個裝置上的方法。這方面，附圖僅僅是說明性的，每個圖都僅表示本發明的一個可能的實施例。
權利要求
1.一種數據處理裝置(1)，該裝置包括-第一處理器(PROC1)，它用於提供連續的輸入數據集；-第二處理器(PROC2)，它用於接收連續的輸出數據集；-存儲器系統(2)，它包括多個存儲器電路(MEM)，這些存儲器電路用於接收上述連續的輸入數據集並提供上述連續的輸出數據集；其中-所述數據處理裝置還包括一主控制器(MCP)，它通過與輸入數據集和輸出數據集相關的控制命令(CC)設置上述存儲器系統；-所述存儲器系統還包括一控制器(MCU)，-在第一處理器提供來自前述輸入數據集的數據(Di)時，所述控制器用於根據上述控制命令選擇一第一存儲器電路並在所述第一存儲器電路中生成寫入地址(AD_W)，-在第二處理器需要來自前述輸出數據集的數據(Do)時，所述控制器用於根據上述控制命令選擇一第二存儲器電路並在所述第二存儲器電路中生成讀出地址(AD_R)。
2.如權利要求1的數據處理裝置，其中所述控制器包括-寫入-計數器(CNT_W)，以與接收自輸入數據集的數據相關聯的方式來修改上述計數器的值，並且，該計數器的值指示前述第一存儲器電路中的數據的寫入地址；-讀出-計數器(CNT_R)，以與提供自輸出數據集的數據相關聯的方式來修改上述計數器的值，並且，該計數器的值指示前述第二存儲器電路中的數據的讀出地址。
3.如權利要求1的數據處理裝置，其中所述控制器包括一寫輸入埠(7)，它用於響應控制器生成寫入地址而接收來自上述第一處理器的寫入數據信號(NXT_W)，所述控制器還包括一讀出輸入埠(8)，它用於響應控制器生成讀出地址而接收來自上述第二處理器的讀出數據信號(NXT_R)。
4.一種存儲器系統(2)，該系統包括多個存儲器電路(MEM)，它們用於接收連續的輸入數據集並用於提供連續的輸出數據集，其中，所述存儲器系統還包括一控制器(MCU)，可用與輸入數據集和輸出數據集相關的控制命令(CC)對上述控制器編程，根據這些控制命令，當接收到來自輸入數據集的數據(Di)時，可選擇一第一存儲器電路，並在該第一存儲器電路中生成一寫入地址(AD_W)，當提供來自輸出數據集的數據(Do)時，可選擇一第二存儲器電路，並在該第二存儲器電路中生成一讀出地址(AD_R)。
5.數據處理裝置(1)中的一種處理數據的方法，所述數據處理裝置包括-第一處理器(PROC1)，它用於提供連續的輸入數據集；-第二處理器(PROC2)，它用於接收連續的輸出數據集；-存儲器系統(2)，它包括多個存儲器電路(MEM)，這些存儲器電路用於接收上述連續的輸入數據集並提供上述連續的輸出數據集；其中，所述方法就輸入數據集和輸出數據集而言包括下列步驟-配置步驟，在該步驟中，通過與輸入數據集和輸出數據集相關的控制命令設置上述存儲器系統；-執行步驟，在該步驟中，根據上述控制命令，所述存儲器系統選擇一第一存儲器電路並為屬於上述輸入數據集的數據在所述第一存儲器電路中生成寫入地址；選擇一第二存儲器電路並為屬於上述輸出數據集的數據在所述第二存儲器電路中生成讀出地址。
全文摘要
一種數據處理裝置(1)包括:第一處理器(PROC1),它用於提供連續的輸入數據集;第二處理器(PROC2),它用於接收連續的輸出數據集;以及,存儲器系統(2),它包括多個存儲器電路(MEM),這些存儲器電路用於存儲上述輸入和輸出數據,依照本發明,所述數據處理裝置還包括主控制器(MCP),它通過與輸入數據集和輸出數據集相關的控制命令(CC)設置上述存儲器系統。所述控制命令在上述存儲器系統中被控制器(MCU)所接收。當第一處理器提供來自輸入數據集的數據(Di)時,控制器就根據上述控制命令選擇一第一存儲器電路並在所述第一存儲器電路中生成寫入地址(AD－W)。同樣,在第二處理器需要來自前述輸出數據集的數據(Do)時,所述控制器根據上述控制命令選擇第二存儲器電路並在所述第二存儲器電路中生成讀出地址(AD－R)。因此,在需要或發送數據時,不需處理器提供地址,從而,可獲得簡單的數據處理裝置。
文檔編號G06F13/38GK1306638SQ00800919
公開日2001年8月1日 申請日期2000年3月9日 優先權日1999年3月31日
發明者M·杜蘭頓 申請人:皇家菲利浦電子有限公司