通過對可熱膨脹材料執行加熱工藝以於FinFET裝置上形成應變溝道區的方法與流程

2023-05-10 02:25:01 2

一般而言，本發明涉及場效應電晶體(fet)的半導體裝置的製造，更具體而言，涉及通過對一可熱膨脹材料執行即熱工藝以於finfet裝置上形成應變溝道區的各種方法。

背景技術：

在現代集成電路(例如微處理器、存儲裝置等)中，裝置在受限的晶片面積上提供有非常大數量的電路元件，特別是電晶體。電晶體有多種外觀以及形式，例如平面電晶體，鰭式場效應電晶體(finfet)電晶體，納米線裝置等。該電晶體通常是nmos(nfet)或pmos(pfet)，其中，該「n」以及「p」的指定是基於用以創製該裝置的源/漏區域的摻雜劑的類型。所謂cmos(互補金屬氧化物半導體)技術或產品是指同時使用nmos與pmos電晶體裝置製造的集成電路產品。無論該電晶體裝置的物理配置如何，每一個電晶體裝置包括形成於半導體基板中的橫向隔開的漏極以及源極區域，位於該基板上方以及該源/漏區域之間的柵極電極結構，以及位於該柵極電極以及該基板之間的柵極絕緣層。當施加適當的電壓至該柵極電極時，於該漏極以及源極區域之間形成導電性的溝道區域，及電流從該源極區域流向該漏極區域。

傳統的場效應電晶體(fet)是一種平面型裝置，其中，該裝置的整體溝道區域為平行形成且略低於該半導體基板的該平面型上表面。為了提高平面型場效應電晶體的運行速度並增加平面型場效應電晶體於集成電路產品上的設置的密度，裝置的設計者在過去的幾十年中已大大降低了平面型場效應電晶體的物理尺寸。具體而言，平面型場效應電晶體的溝道長度已顯著降低，這導致了切換速度的提高以及平面型場效應電晶體的運行電流及電壓的降低。然而，降低平面型場效應電晶體的溝道長度也減小了該源極區域與漏極區域之間的距離。在某些情況下，這種源極以及漏極之間的間隔的減少使得它難以有效抑制該源極區域以及該溝道的電勢受到該漏極區域的電勢的不利影響。這有時被稱為所謂的短溝道效應，其中，該場效應電晶體作為有源開關的特性會退化。

相比於平面型場效應電晶體，還有所謂的3d裝置，例如，說明性為三維結構的(finfet)裝置。圖1為說明性的現有技術的形成於一半導體基板102上方的finfet半導體裝置100的透視視圖，其中該裝置100的鰭片114是由該基板102的材料(例如矽)所製成。該裝置100包括多個溝槽113，三個說明性鰭片114，一柵極結構116，側壁間隔118以及柵極覆蓋層120。位於該溝槽113中的絕緣材料117決定有助於電活動的該鰭片114的有源部分。該柵極結構116通常是由一層絕緣材料所組成(未個別予顯示)，例如，高k絕緣材料層，以及一或多層作為該裝置100的該柵極電極的導電材料層。該鰭片114具有三維配置：高度h，寬度w，以及軸長l。當該裝置100處於操作狀態時，該軸長l對應於該裝置100的電流行駛的方向。該鰭片114中由該柵極結構116所覆蓋的部分為該finfet裝置100的溝道區域。位於該間隔118的外側的該鰭片的該部分114將成為該裝置100的源/漏極區域的部分。

於finfet裝置100中，該柵極結構116包括了兩側以及該鰭片114的上表面以形成三柵結構，以使用具有三維結構而非平面結構的溝道。在某些情況下，絕緣覆蓋層，例如氮化矽，是位於該鰭片114的頂部，且該finfet裝置僅具有雙柵結構(僅側壁)。不同於平面型fet，垂直於該半導體基板的表面形成的溝道用以增加該裝置的每個足印(footprint)的驅動電流。另外，於finfet中，通過位於狹窄的、完全耗盡的半導體鰭片上的該改進的柵極控制顯著減少了該短溝道效應。當施加適當的電壓到finfet裝置100的該柵極電極116時，該鰭片114表面(以及靠近該表面的內部部分)，即縱向定向的側壁以及該鰭片的該上表面的頂部，形成表面反轉層或體積反層(volumeinversionlayer)，以使電流傳導。因此，對於一個給定的情節空間(或足印)，finfet往往能夠產生比平面型電晶體裝置顯著較高的驅動電流。此外，該裝置被「關閉」之後的finfet裝置的漏電流相比於平面型場效應電晶體的漏電流明顯降低，此是由於finfet裝置上的該「鰭片」溝道的優良柵極靜電控制。總之，finfet裝置的三維結構相比於平面型fet是一種優良的mosfet結構，特別是在20納米以上的cmos技術節點。

裝置製造商在不斷地壓力下生產相比於先前幾代裝置具有更高性能以及更低生產成本的集成電路產品。因此，裝置設計者在花費了大量的時間以及精力以最大限度地提高裝置性能的同時，也一直尋求降低製造成本、提高製造可靠性的各種途徑。由於其涉及到3d裝置，裝置設計者已花費了多年，並採用了各種技術以努力提供這種裝置的性能、質量以及可靠度。一種方法已被用於提高finfet裝置的性能包括在該裝置的該溝道區域給予所需的應變以提升裝置性能，從而提高載流子的遷移率，例如電子或空穴，這取決於待生產的裝置的類型。具體而言，在n型finfet裝置的該溝道區域上誘發拉伸應變以提升其性能，而在p型finfet裝置的該溝道區域上誘發壓縮應變以提升其性能。用於在該裝置的該溝道區域中創製所需的應變條件的特定的技術包括，在形成該柵極結構之後，移除在源/漏區域中的該鰭片的一部分，並使用相比於原鰭片具有不同的晶格常數的不同的半導體材料替換該鰭片的部分(例如矽鍺，鍺以及碳化矽材料)。這個替代半導體材料通常是通過執行一個或多個選擇性的外延沉積工藝而形成。作為在該源/漏區域中該晶格失配材料的添加的結果，可在該裝置的該溝道區域上誘發所需的應變-拉伸或壓縮。

不幸的是，隨著裝置尺寸的不斷減小，特別是該裝置的該柵極間距的不斷減小，源/漏區域中的該晶格失配材料僅有非常小的空間。因此，在該源/漏區域中由相對較少數量的該晶格失配材料所引起的應變可能小於有效地在該溝道區域上創製該所需應變量，且所誘發的該應變可能不會像預期的那樣穩定或永久。

本發明涉及通過在可熱膨脹材料上進行加熱工藝以於集成電路產品上的finfet裝置上形成應變溝道區域的各種方法，可以解決或減少上述指出的一個或多個問題。

技術實現要素：

以下為本發明提供的簡化的摘要，以便對本發明的某些方面提供基本的了解。本摘要不是本發明的詳盡概述。其並非用於識別本發明的關鍵或重要因素，也不是用於限定本發明的範圍。其唯一的目的在於用簡化的形式呈現一些概念，以作為後續更詳盡的描述的一個前奏。

一般而言，本發明涉及通過於可熱膨脹材料上執行加熱工藝以於finfet裝置上形成應變溝道區域的各種方法，其中本發明的說明性方法包括於半導體基板中形成整體鰭片結構，於絕緣材料層的上方以及所述整體鰭片結構的暴露部分的周圍形成柵極結構，以及移除未被所述柵極結構覆蓋的所述整體鰭片結構的所述垂直高度部分的至少一部分，以定義出位於所述柵極結構下方的所述整體鰭片結構的一剩餘部分，其中，所述剩餘部分包括溝道部分以及位於所述溝道部分的較低部分。於本實施例中，所述方法還包括實質上移除所有未被所述柵極結構覆蓋的所述絕緣材料層，形成鄰接於所述整體鰭片結構的所述剩餘部分的可熱膨脹材料層，於所述可熱膨脹材料層上執行加熱工藝以使所述可熱膨脹材料層膨脹，凹陷所述可熱膨脹材料層以使其具有凹陷上表面從而暴露所述整體鰭片結構的所述剩餘部分的所述溝道部分的邊緣，以及使用所述溝道部分的所述暴露邊緣作為生長表面以於所述可熱膨脹材料層的所述凹陷上表面的上方生長半導體材料。

附圖說明

本發明內容可通過參考下面的描述及其所附的圖式進行理解，其中同樣的數字用於識別同樣的元件，其中：

圖1描繪說明性先前技術的finfet裝置的示例；

圖2a至2w描繪了本發明揭示的用於在finfet裝置上形成應變溝道區域的各種說明性的新穎方法；以及

圖3a至3s描繪了本發明揭示的通過於可熱膨脹材料上執行加熱工藝以形成應變溝道區域的另一說明性的新穎方法；

雖然本發明中所公開的目標可以進行各種修改及替換，其具體的實施例已通過圖式中的實施例的方式予以顯示並詳細描述。然而，應了解的是，具體實施例的描述內容並非意欲將本發明限制於該發明的特定形式，相反的，其目的是要涵蓋在本發明的精神和範圍以及所界定的權利要求範圍內的所有的修改、相等者以及替代品。

具體實施方式

本發明的各種說明性實施例的描述如下。為使描述清晰，並不是所有的實際實現功能都將在此說明書中予以描述。應明確注意的是，在任何此類實際實施例的發展中，眾多的具體實施決策必須完成開發商們的具體目標，例如，符合與系統相關的以及與企業相關的約束性，其將根據各不同的實施例而有所不同。此外，應注意的是，這樣的一個發展努力可能是複雜並耗時的，但絕不會是一個例行的承諾，其將為本發明所述技術領域的技術人員帶來益處。

本發明的目標現將通過所附的圖示予以描述。於該圖式中的各種結構、系統以及裝置的概要性描述僅用於說明的目的，以不掩蓋本披露中可由本領域技術人員所悉知的細節。然而，所附的圖式包括描述以及解釋本發明的說明性實施例。在本發明中所使用的單詞以及短語應理解並解釋為具有與相關技術領域人員所理解的那些單詞以及短語相一致的意思。無特殊定義的術語或短語，即，一個不同於本領域技術人員所理解的普通的和習慣的含義定義，在此暗含了使用一致的術語以及短語。一個術語或短語所暗含的特殊含義的程度，即除了本領域技術人員所理解的意思，這樣的一個特定含義將通過定義的方式在說明書中予以明文規定，藉以直接且明確地提供該術語或短語的特定定義。

本發明所公開的方法可用於製造n型裝置以及p型裝置，以及這類裝置的柵極結構可以使用所謂的「先柵極」或「替換柵極」(「後柵極」或「後金屬柵極(gate-metal-last)」)技術來形成。基於對本申請的完整的理解，本領域的技術人員可以明確地了解，本方法可應用於各種裝置，包括，但不限於，邏輯裝置、存儲裝置等。結合參考所附的圖式，本發明的方法以及裝置的各種說明性實施例將在此予以更詳細的描述。以下描述的各層材料可以通過任何各種不同的已知技術來形成，例如，化學氣相沉積(cvd)法、原子層沉積(ald)工藝、熱生長工藝、外延生長工藝、旋塗技術等。此外，如在此以及在所附的權利要求書中所使用的，單詞「相鄰」是一個廣義的解釋，應理解為其涵蓋了一個特徵，其實際接觸其他特徵或接近那其他特徵。

圖2a至圖2w描繪了本發明揭示的用於在finfet裝置上形成應變溝道區域的各種說明性的新穎方法。當然，本發明描述的該集成電路也可能包括其他類型的場效應電晶體裝置，例如平面型場效應電晶體。一般而言，許多的圖頁包含兩個不同的視圖-該上圖是通過該裝置的柵極寬度(gw)方向的該柵極的橫截面視圖，而該圖式中的下圖是通過沿著鰭片16的軸向長度(即對應於該裝置的柵極長度(gl)的一個方向，也就是當裝置10運作時電流傳輸的方向)的該其中一個鰭片16的視圖。其他的橫截面視圖同樣也描繪於一些圖式中，它們將在下文中予以更全面的描述。參照圖2a，本發明描述的產品10將形成於由一半導體材料，如一塊矽基板，所構成的一半導體基板12的上方。因此，術語「基板」或「半導體基板」應被理解為涵蓋了所有的半導體材料。

圖2a描繪了在通過圖案化鰭片形成蝕刻掩膜13執行了一個或多個蝕刻工藝，如各向異性刻蝕工藝之後，以形成多個鰭片形成溝槽14，從而定義出多個整體鰭片結構16的產品10。該整體鰭片結構16具有橫向寬度16w以及高度(對應於該溝槽14的深度14h)，兩者都可以根據特定的應用而有所不同。此外，該鰭片形成溝槽14的整體尺寸，形狀以及配置，以及該整體鰭片結構16可根據特定的應用而有所不同。於本發明描述的一實施例中，該鰭片形成溝槽14的初始深度14h可比傳統鰭片形成溝槽的深度顯著更深，其原因將於下文予以更全面的解釋。例如，於說明性實施例中，該深度14h可能大約在100至150nm，這樣的尺寸可以根據特定應用而有所不同。該鰭片16的橫向寬度16w(於電流傳遞的方向)同樣也可根據特定應用而有所不同，例如8至15nm。該尺寸16h是指當產品10一旦完成，該鰭片16最終暴露鰭片高度的目標高度。於說明性實施例中，該尺寸16h可大約為35至45nm。該整體鰭片16包括將成為該finfet裝置的應變溝道區域且將設置於該柵極結構(未予顯示)的下方的溝道部分16x(包括高度16h)以及設置於該溝道部分16x下方的較低部分16y。

於該附圖所描繪的該說明性實施例中，該鰭片形成溝槽14以及該鰭片均被描繪為具有均勻的尺寸及形狀。然而，在該溝槽14的尺寸以及形狀上的這種均勻性並不需要在本發明揭示的至少某些方面予以實施。於該附圖中，該鰭片形成溝槽14被描繪為已通過執行各向異性刻蝕工藝而形成，其導致該整體鰭片結構16具有示意性(及簡單)描繪的，大致為矩形的配置。於實際的現實世界的裝置，該鰭片16的側壁可以稍微向外傾斜(即該鰭片可在鰭片的底部比它們在鰭片的頂部更寬)，雖然該配置未在附圖中予以描述。因此，該溝槽14以及鰭片16的尺寸及配置，及它們的製造方法不應被認為是本發明的限制。為了便於揭示，僅有基本矩形溝槽14以及鰭片16將在隨後的圖式中予以描述。此外，該finfet裝置可形成為具有任意所需數量的鰭片16。該圖案化鰭片形成蝕刻掩膜13可有一單層或多層材料所構成。於一實施例中，該圖案化鰭片形成蝕刻掩膜13可以由位於該基板12頂部的所謂的襯墊氧化層以及位於該襯墊氧化層頂部的所謂的襯墊氮化層所組成。

圖2b描繪了在執行了幾個工藝操作之後的產品10。首先，沉積一絕緣材料層15(二氧化矽)以溢出該鰭片形成溝槽14以及該鰭片形成蝕刻掩膜13。然而，執行至少一工藝操作，例如視需要的化學機械拋光(cmp)工藝，以使用該鰭片16作為拋光阻擋而平坦化該絕緣材料層15的上表面。這個工藝操作移除了該鰭片形成蝕刻掩膜13，並暴露了該鰭片16的上表面16s。接下來，執行定時的凹陷蝕刻工藝以凹陷該絕緣材料層15以使其具有凹陷的上表面15r而暴露出該鰭片16的該目標最終鰭片高度16h，即這個工藝暴露了該溝道部分16x。

圖2c描繪了在形成柵極絕緣層18(對於最終柵極結構或替代柵極結構)於該鰭片16的暴露的溝道部分16x上之後的裝置10。於說明性實施例中，該柵極絕緣層18可以是通過執行熱生長工藝而形成的二氧化矽層。該柵極絕緣材料18的厚度可根據特定應用而有所不同。

圖2d描繪了兩個典型且代表性的柵極電極20以及柵極覆蓋層22形成於該絕緣材料層18的上方以及該鰭片16的該暴露的溝道部分16x的周圍之後的產品10。圖2d中的上圖為僅通過該柵極電極結構20中的一個的視圖。如上所述，該柵極絕緣層18可由各種不同的材料，例如二氧化矽，所謂的高k(k大於10)絕緣材料(其中k為相對介電常數)等所組成。同樣的，柵極電極20也可能是一種材料例如多晶矽或非晶矽，或其可由一或多個作為該柵極電極20的金屬層所組成。在對本發明進行了一個完整的閱讀之後，本領域的技術人員將認識到該柵極絕緣層18以及該柵極電極20在本質上具有代表性。也就是，它們可由各種不同的材料構成且它們具有不同的配置。該柵極絕緣層18以及該柵極電極20可為虛擬柵極結構(當使用「替代柵極」製造技術時使用)的一部分，或者它們可以是完成產品的最終柵極結構的一部分。圖2d中還描繪了說明性的柵極覆蓋層22，如氮化矽，其形成於各該柵極電極20的上方。相鄰柵極電極20之間的橫向寬度21以及間距17可依據特定應用而有所不同。於說明性實施例中，該橫向寬度21可大約在15至30nm，該間距17可大約在45至90nm。

圖2e描繪了側壁間隔24靠近該柵極電極結構20形成之後的產品10。該間隔24通過沉積間隔材料層(如氮化矽)而形成，隨後執行各向異性蝕刻工藝。總的來說，該柵極電極20，該柵極覆蓋層22以及該間隔24可被認為是柵極結構19(其也可以包括該柵極絕緣層18的一些部分)。

圖2f至圖2h描繪了該產品10的進一步加工工藝。圖2f的下圖以及圖2g中的簡單平面圖只描繪了單一柵極結構19以免圖式過於複雜。如圖所示，執行定時的蝕刻工藝以移除該裝置的源/漏區域中的該鰭片16的暴露部分的垂直高度的至少一部分，即移除未被該柵極結構19以及該間隔24覆蓋的該鰭片16部分。該源/漏區域中鰭片16的暴露部分的總高度的至少一些的移除定義出該整體鰭片結構16的剩餘部分16z。該剩餘部分16z位於該柵極結構19的下方，其包括溝道部分16x(包括邊緣16e)以及位於該溝道部分16x下方的較低部分16y(包括緣邊23)。該鰭片移除蝕刻工藝也導致形成或定義出多個定義於該該裝置的源/漏區域中的絕緣材料15中的鰭片空腔15x(圖2h)，其中，該鰭片的凹陷表面16r定義出該鰭片空腔15x的該底面。於所述的實施例中，該鰭片空腔15x的深度大約對應於該溝槽14的深度(注意圖2f的底面中，其中該凹陷表面與該溝槽14的凹陷表面14s大約處於同一水平)。然而，該鰭片空腔15x的深度以及該溝槽14不需要在所有應用中都是相同的，例如，該源/漏區域中的鰭片16的暴露部分的僅一半可能會被移除。

圖2i至圖2p描繪了該裝置為pmos裝置的說明性情況。圖2i至圖2k描繪了未摻雜的半導體材料26p形成於該鰭片空腔15x之後的產品10。於說明性實施例中，該半導體材料26p的上表面26s可設置為與該絕緣材料層15的上表面15r(圖2k)實質上齊平，因此，僅所需的暴露的溝道區域部分16x(具有暴露的高度16h)位於表面26s的水平的上方。於一實施例中，該半導體材料26p可通過將上表面26s作為「成形的(as-formed)」表面的這樣一個方式來形成。於其他應用中，該半導體材料15可通過這個一種方式，其最初溢出該空腔15x，之後進行回蝕刻工藝以確保該上表面26s位於該所需的高度水平。需注意，該鰭片16的溝道部分16x的邊緣16e，即該鰭片16位於該柵極結構19的下方以及位於該材料26p的表面26s的上方的部分在形成該半導體材料26p之後暴露。該半導體材料26p可由不同於該基板材料12的半導體材料所組成。例如，該半導體材料26p可由具有鍺濃度大於或等於50％的矽鍺所製成(si(1-x)gex其中「x」的範圍是0.5至0.95)，例如si0.25ge0.75或si0.50ge0.50，實質純鍺，或第iii至v族材料等。該半導體材料26p可通過執行外延生長工藝來形成，其可具有大致相當於該鰭片空腔15x的深度的厚度。在本發明與所附權利要求書中所陳述的半導體材料，例如該材料26p為「未摻雜」，可理解為該半導體材料不是故意摻雜的意思，但其仍可包含最高大約10×1016離子/cm3的殘餘摻雜。如所描述的，在這個特定實施例中，該半導體材料26p在該鰭片的剩餘部分16z的較低部分16y的邊緣23上產生壓縮應力。此壓縮應力29的大小可根據特定應用而有所不同。還需注意的是，該鰭片16的的溝道部分16x的邊緣16e依然是自由表面且因該邊緣16e未與該半導體材料26p接觸而不會受到應力29的影響，即該鰭片16的溝道部分16x於該工藝中的此刻可實質上保持鬆弛(relaxed)。然而，由於在該鰭片16的較低部分16y上由該半導體材料26p所產生的該壓縮應力29位於該鰭片16的溝道部分16x的下方，該鰭片16的溝道部分16x現在有效地位於具有壓縮應力的虛擬基板上。

圖2l至圖2n描繪了半導體材料28形成於該半導體材料26p的上方之後的產品10。該第二半導體材料28的厚度可依據特定應用而有所不同，例如40至50nm，但其通常具有足夠的厚度以覆蓋該鰭片16的溝道部分16x的邊緣16e。如圖2n所示，該第二半導體材料28可具有實質均勻的矩形配置，或其可具有類金剛石配置，如虛線28x所示。該第二半導體材料28可由具有不同組成成分的半導體材料所組成，如鍺濃度低於該半導體材料26p的鍺濃度，其中該鍺濃度可進行被優化，以使下遊流程工藝更為簡單，減低接觸電阻，以及強化由層26p誘發的應變。該第二半導體材料28可通過使用該第一半導體材料26p以及該溝道部分16x的邊緣16e作為生長表面而執行外延生長工藝來形成。於一說明性實施例中，該第二半導體材料28可以摻雜如硼及銦之類的第iii族材料。該第iii族材料可在當材料28形成時以原位摻雜方式引入，或在形成材料28後通過植入的方式引入。於一說明性實施例中，該第二半導體材料28中第iii族材料(如硼)的數量可落入至少大約1021離子/cm3的範圍內。在一些應用中，該第二半導體材料28的鍺量可進行優化以使第iii族材料保留在該第二半導體材料28中的量最大化以減小接觸電阻。如所描述的，該第二半導體材料28於該鰭片16的溝道區域部分16x的邊緣16e上產生壓縮應力31。此壓縮應力31的大小可根據特定應用而有所不同。還應注意的是，由於該鰭片16的溝道部分16x的邊緣16e現在由該第二半導體材料28所覆蓋，即由於邊緣16e不再是「自由表面」，通過該半導體材料26p，該鰭片16的溝道部分16x會受到來自第二半導體材料28的應力31以及由該第二半導體材料26p在低於該鰭片16的溝道部分16x的該鰭片的較低部分16y上所誘發的應力29的顯著部分的影響。

於本發明所描述的該說明性實施例中，該裝置通過使用替代柵極製造技術來製造。因此，圖2o描繪了在執行了幾個工藝操作之後的產品。首先，沉積絕緣材料層30(例如二氧化矽)於該基板的上方。然後，執行一個或多個化學機械拋光(cmp)工藝以平坦化絕緣材料層30的上表面與該柵極電極20的上表面。這導致了該柵極覆蓋層22的移除。之後，執行一個或多個蝕刻工藝以移除該柵極結構19的柵極電極20以及柵極絕緣層18從而定義出替代柵極空腔32並暴露出該柵極空腔32內該鰭片16的溝道部分的16x該上表面16s以及的側表面。

下一步，如圖2p所示，形成該pmos裝置的說明性且代表性的替代柵極結構34以及以柵極覆蓋層36。於一說明性實施例中，該示意性描述的替代柵極結構34包括說明性的柵極絕緣層(未單獨顯示)以及說明性的柵極電極(未單獨顯示)。該柵極絕緣層可由不同材料，如二氧化矽、所謂的高k(k大於10)絕緣材料(其中k為相對介電常數)等所組成。同樣，該替代柵極電極也可包含一種材料如多晶矽或非晶矽，或其可由一個或多個作為該柵極電極的金屬層所組成。在對本發明進行了一個完整的閱讀之後，本領域的技術人員將認識到該替代柵極結構34在本質上具有代表性。也就是，該替代柵極結構34可由各種不同的材料構成且可具有不同的配置。

圖2q至圖2w描繪了當裝置為nmos裝置時的說明性情況。從該工藝流程中在形成該鰭片空腔15x(參見圖2f及圖2h)之後開始，圖2q至圖2s描繪了於該鰭片空腔15x內形成未摻雜的半導體材料26n之後的產品10。於一說明性示例中，該半導體材料26n的上表面26s可設置為與該絕緣材料層15(圖2s)的上表面15r實質齊平。因此僅該所需的該鰭片16的暴露溝道區域部分16x(與暴露的高度16h)位於該表面26s的水平的上方。如上所述，該表面26s可以作為「成形的」表面，或者其可以是在該材料26n上執行了回蝕刻工藝之後的表面。需注意的是，鰭片16的溝道部分16x的邊緣16e，即該鰭片16位於該柵極結構19的下方以及該材料26p的表面26s的上方的部分在形成該第一半導體材料26n之後暴露。該第一半導體材料26n可包括不同於該基板材料12的半導體材料。例如，該第一半導體材料26n可由具有碳濃度為2至4％或更高的碳化矽製成。該第一半導體材料26n可通過執行外延生長工藝而形成，其可具有大致相當於該鰭片空腔15x的深度的厚度。如所描述的，該第一半導體材料26n在位於該鰭片16的溝道區域部分16x下方的該鰭片16的較低部分16y的邊緣23上產生拉伸應力35。此拉伸應力35的大小可根據特定應用而有所不同。還需注意的是，該鰭片16的溝道部分16x的邊緣16e仍然是自由表面，由於該邊緣16e未與該半導體材料26n接觸故不會受到該應力35的影響，即該鰭片16的溝道部分16x於該工藝中的此刻處於實質上無應力狀態。然而，由於有該半導體材料26n在該鰭片16的部分上生成的該拉伸應力35位於該鰭片16的溝道部分16x下方，該鰭片16的溝道部分16x現在可有效地位於具有拉伸應力的虛擬基板上。

圖2t至圖2v描繪了第二半導體材料40形成於該第一半導體材料26n的上方之後的產品10。該第二半導體材料40的厚度可根據特定應用而有所不同，例如40至50nm，但其通常會有足夠的厚度以覆蓋該鰭片16的溝道部分16x的邊緣16e。該第二半導體材料40可由具有不同組成成分的半導體材料所組成，例如碳濃度低於該半導體材料26n的碳濃度，其中，可優化該碳濃度以使下遊工藝更為簡單，減小接觸電阻，以及強化由層26n所誘發的應力。例如，於一說明性實施例中，該第二半導體材料40可包括具有碳濃度小於0.5％的碳化矽材料。該第二半導體材料40可通過使用該材料26s以及邊緣16e作為生長表面來執行外延生長工藝而形成。如圖2v所示，該半導體材料40可具有實質均勻的矩形配置，或其可具有類金剛石配置，如虛線40x所示。於一說明性實施例中，該第二半導體材料40可摻雜第v族材料，例如磷，砷，銻等。第v族材料(例如磷)可在當形成該材料40時以原位摻雜方式引入，或在材料40形成後通過植入的方式引入。於一說明性實施例中，該第二半導體材料40中的第v族材料的數量可落入至少大約1021離子/cm3的範圍內。在一些應用中，該第二半導體材料40中碳量可以優化，以使磷保留於該第二半導體材料40中的量最大化以減小接觸電阻。如所描述的，該第二半導體材料40在該鰭片16的溝道區域部分16x的邊緣16e上產生拉伸應力41。此拉伸應力41的大小可根據特定應用而有所不同。還需注意的是，由於鰭片16的溝道部分16x的邊緣16e目前未被該第二半導體材料40所覆蓋，即由於邊緣16e不再是「自由表面」，該鰭片16的溝道部分16x會受到來自第二半導體材料40的拉伸應力41以及由該半導體材料26n在低於該鰭片16的溝道部分16x的該鰭片的該較低部分16y上誘發的該拉伸應力35的顯著部分的影響。

如上所述，於本發明所述的該說明性示例中，該裝置是使用替代柵極製造技術來製造。因此，圖2w描繪了在執行如圖2o至圖2p所描繪的幾個工藝操作之後的產品，其導致了該代表性的替代柵極結構34的形成，如圖2w所示。當然，用於建構該nmos裝置的該替代柵極結構34的材料可能與用於建構該pmos裝置的該替代柵極結構34的材料不同。

圖3a至圖3s描繪了本發明揭示的通過於可熱膨脹材料上執行加熱工藝以於finfet裝置上形成應變溝道區域的另一個說明性的新穎方法。圖3a描繪了對應於圖2a所示的製造點的產品10，即在形成該深溝槽14，鰭片16以及具有該凹陷的上表面15r以暴露該鰭片16的所需高度16h(溝道部分16x)的絕緣材料層15之後。

圖3b描繪了於該鰭片16的溝道部分16x以及該凹陷的絕緣材料層15的上方形成上述的柵極結構19(包含側壁間隔24以及柵極覆蓋層22)之後的產品10。

圖3c至圖3e描繪了在對產品執行了進一步的加工之後的產品10。圖3c的下視圖以及圖3d的簡單平面圖只描繪了單一柵極結構19，以免圖式過於複雜。如圖所示，執行定時的鰭片移除蝕刻工藝以移除該裝置的源/漏區域中鰭片16的部分的垂直高度的至少一部分，即移除未被該柵極結構19覆蓋的該鰭片16的暴露部分的垂直高度的至少一部分。於一實施例中，是在裝置的源/漏區域中的溝槽14中的位置使用絕緣材料15來執行該鰭片移除蝕刻工藝。如上述的實施例，該源/漏區域中該鰭片16的暴露部分的總體高度的至少一些部分的移除定義出位於該柵極結構19下方的整體鰭片結構16的剩餘部分16z。於所述的實施例中，該源/漏區域中鰭片16的暴露部分被凹陷至大致等於該溝槽14的深度的深度(注意：圖3c的底部部分，其中該鰭片的凹陷表面16r大約與該溝槽14的凹陷表面齊平)。然而，該源/漏區域中的鰭片16的暴露部分無需在所有的應用中均凹陷至實質等於該溝槽14的深度，即可以移除小於該源/漏區域中鰭片16的暴露部分的該整體垂直高度。此外，於一實施例中，在執行了該鰭片移除蝕刻工藝之後，執行另一個蝕刻工藝以實質上移除所有的未被該柵極結構19覆蓋的位於該源/漏區域的溝槽14中的該絕緣材料15的暴露部分。

圖3f至圖3h描繪了在沉積了具有所需的熱膨脹性能的可熱膨脹材料層50(例如，二氧化矽、氮化矽、氮氧化矽)以溢出該鰭片形成溝槽14之後的產品10。然後，執行一視需要的化學機械拋光(cmp)工藝以平坦化該可熱膨脹材料層50與該柵極覆蓋層22齊平。於一說明性實施例中，該可熱膨脹材料層50可由具有熱膨脹係數實質不同於該鰭片16所使用的材料的任意材料所組成，例如實質上不同於該半導體基板所具者的熱膨脹係數。

圖3i至圖3k描繪了在執行第一定時的凹陷蝕刻工藝以凹陷該可熱膨脹材料層50使其具有凹陷上表面50r1之後的產品10，在所述實施例中，該凹陷上表面50r1與該整體鰭片結構16的剩餘部分16z的溝道部分16x的上表面16s大致水平。然而，需注意的是，在一些應用中，在執行以下描述的該熱處理工藝之前，該可熱膨脹材料層50無需凹陷至該凹陷表面50r1所示的水平線，即以下描述的該熱處理工藝可在完全無需凹陷該可熱膨脹材料層50或至少無需凹陷該層50至圖3i描繪的程度的情況下予以執行。

圖3l描繪了於該產品上執行熱處理工藝從而膨脹該可熱膨脹材料層50並於該鰭片16上，包括該鰭片16的溝槽部分16x，產生壓縮應力52之後的產品10。於一說明性實施例中，可在大約500至1200℃的範圍內的溫度，以持續時間大約為1分鐘至2小時，執行該熱處理。該壓縮應力52的大小可根據特定的應用而有所不同。還需注意的是，該鰭片16的溝道部分16x的邊緣16e會由於該可熱膨脹材料層50在該熱處理工藝期間膨脹與該邊緣16e接觸而受到該壓縮應力52的影響。該整體鰭片結構16的剩餘部分16z的較低部分16y的邊緣23同樣也受到此應力52的影響。

圖3m至3o描繪了在執行第二定時的凹陷蝕刻工藝以進一步凹陷該可熱膨脹材料層50，使其具有第二凹陷上表面50r2而暴露出所需高度16h的該鰭片16的溝道部分16x的邊緣16e之後的產品10。即使可熱膨脹材料層50已經凹陷以暴露出該鰭片16的溝道部分16x的邊緣16e，於該工藝流程中的這個點，仍可能會有一些殘餘壓縮應力52存在於該鰭片16的溝道部分16x中。

圖3p至圖3r描繪了使用該鰭片16的溝道部分16x的暴露的邊緣16e作為一生長表面執行一外延生長工藝以於該凹陷的可熱膨脹材料層50的上方形成半導體材料54之後的產品10。該半導體材料54的厚度可根據特定的應用而有所不同，例如40至50nm，但其通常具有可覆蓋該鰭片16的溝道部分16x的邊緣16e的足夠的厚度。如圖3r所示，該半導體材料54可具有實質均勻的矩形配置，或其可具有類金剛石配置，如虛線54x所示。該半導體材料54可包括矽鍺(si(1-x)gex其中「x」的範圍為0.35至0.75)、實質純鍺、或第iii至v族材料等。於說明性實施例中，該半導體材料54可以摻雜如硼或銦的第iii族材料。該第iii族材料可在形成該材料54時以原位摻雜的方式引入，或在形成該材料54之後以植入的方式引入。於一說明性實施例中，該半導體材料54中第iii族材料(如硼)的量大約在的1021離子/cm3範圍。在一些應用中，該半導體材料54中鍺量可以進行優化以使保留於該半導體材料54中的第iii族材料的數量最大化以減小接觸電阻。如圖3p所述，該半導體材料54於該鰭片16的溝道區域部分16x的邊緣16e上產生壓縮應力55。此壓縮應力55的大小可根據特定應用而有所不同。還需注意的是，由於該鰭片16的溝道部分16x的邊緣16e未被該半導體材料54所覆蓋，即由於該邊緣16e不再是「自由表面」，該鰭片16的溝道部分16x會受到該可熱膨脹材料層50在其被加熱時膨脹而在該整體鰭片結構16的剩餘部分16z的較低部分16y誘發的至少一些應力52的影響。此外，如上所述，該鰭片16的溝道部分16x還會受到第三源壓縮應力的影響。也就是，由該可熱膨脹材料層50於所誘發的一些殘餘壓縮應力可誘發於該溝道部分16x上，即使是在凹陷該材料層50(因此其具有凹陷上表面50r2)以暴露出該鰭片16的溝道部分16x的邊緣16e的所需數量之後。

於圖3s所描繪的該說明性示例中，該裝置是使用替代柵極製造技術來製造。因此，圖3s描繪了在執行如圖2o至圖2p所述的幾個工藝操作之後，以形成該代表性替代柵極結構34之後的產品，如圖3s所示。

以上所公開的特定實施例僅用於說明，因為本領域技術人員可在本發明的教示下，可使用不同但等效的方法對本發明進行修改以及實踐。例如，上面所述的工藝步驟可以不同的順序來執行。此外，本發明所示的該建構的細節或設計沒有任何的限制，如以下的權利要求書所述。因此，很明顯，上述所公開的特定的實施例可在本發明的範圍以及精神下進行變化或修改。需注意的是，術語的使用，例如，在本說明書及所附的權利要求中用於描述各種工藝或結構的「第一」，「第二」，「第三」或「第四「僅用於作為這些步驟/結構的速記參考，其並不意味著這些步驟/結構需在該順序序列下執行/形成。當然，依據確切的權利要求語言，這些步驟的順序序列可能需要或可能不需要。因此，本發明所尋求的保護在於所附的權利要求書中。