丟棄錯誤的邏輯傳輸單元的方法與裝置的製作方法

2023-05-09 20:11:41

專利名稱：丟棄錯誤的邏輯傳輸單元的方法與裝置的製作方法
技術領域：
本發明有關於一種數據傳輸的方法與裝置，特別是關於一種可應用在硬體上用以丟棄錯誤的邏輯傳輸單元的方法與裝置。
背景技術：
一種分碼多重存取(Code Division Multiple Access，CDMA)通信系統可以使用一服務資料單元(Service Data Unit，SDU)訊框傳送與接收資料。為了數據傳送，服務數據單元(SDUs)可以使用一實體層輔助通道(Physical layer Supplemental Channel，SCH)。一服務數據單元(SDU)訊框可以包含一負載(payload)與一訊框周期重複檢測欄位(cyclical redundancy check(CRC)field)。訊框周期重複檢測(CRC)可以用以偵測於負載中的錯誤。當使用迴旋碼(convolutional code)時，多任務子層(multiplex sublayer)可以使用邏輯傳輸單元(LogicalTransmission Units，LTUS)去組合成實體層輔助通道的服務數據單元訊框(SCH SDUs)。每一邏輯傳輸單元包含一負載以及一邏輯傳輸單元的周期重複檢測欄位(LTU CRC field)，邏輯傳輸單元的周期重複檢測欄位可以用來偵測於邏輯傳輸單元的負載中的錯誤。
參照圖1，顯示一實體層輔助通道的服務數據單元訊框10(SCHSDU frame)，其包含若干邏輯傳輸單元(LTUs)12a-12n與一訊框周期重複檢測14(frame CRC)。傳系統統使用邏輯電路(通常是解碼器的一部份)去計算一訊框周期重複檢測，藉以與一已接收的訊框周期重複檢測相比較。解碼器通常包含一計算訊框周期重複檢測(frameCRC)的子模塊(sub-module)，並且提供一指示周期重複檢測(CRC)通過或失敗狀況的信號。如此的比較指出訊框負載是否有效或無效，若周期重複檢測(CRC)的比較結果是失敗時，可以丟棄且不處理整個訊框。
另一傳統的方法使用軟體計算邏輯傳輸單元的周期重複檢測(LTU CRC)。使用這種方法時，若於周期重複檢測欄位之間沒有匹配時，會丟棄邏輯傳輸單元。若有匹配存在時，則軟體會處理邏輯傳輸單元的資料。單一無效的邏輯傳輸單元12a-12n會導致整個訊框具有一無效的周期重複檢測欄位14。無匹配的訊框周期重複檢測欄位的訊框資料可以仍然包含一或多個有效邏輯傳輸單元12a-12n。直到比較周期重複檢測欄位為止，通過一處理器來計算邏輯傳輸單元的周期重複檢測(LTU CRCs)16a-16n將消耗每秒幾百萬個指令(MIPS)且延遲處理邏輯傳輸單元數據。
有需要在丟棄訊框之前先去確認於訊框中的個別邏輯傳輸單元，查看是否還有任一邏輯傳輸單元是有效的且可以使用。此外，亦有需要使用硬體檢查邏輯傳輸單元的周期重複檢測(LTU CRC)來丟棄無效的邏輯傳輸單元，藉以減少於軟體處理上的負載。

發明內容
本發明的目的是提供一種丟棄錯誤的邏輯傳輸單元的方法與裝置，藉以減少於軟體處理上的負載。
為達上述目的，本發明採用的技術手段如下一種丟棄錯誤的邏輯傳輸單元的裝置，包含一邏輯電路，用以針對(1)具有一連串邏輯傳輸單元的一數據信號以及(2)一第一控制信號產生一檢查信號；一比較電路，用以針對該檢查信號與該數據信號產生一比較信號；一控制電路，用以針對一數據有效信號與該比較信號產生(1)該第一控制信號以及(2)指出每一該邏輯傳輸單元為一有效或為一無效狀態的一第二控制信號；以及一存儲器介面，用以針對該第二控制信號產生一輸出資料信號，其中該存儲器介面只儲存具有該有效狀態的該邏輯傳輸單元。
本發明的一種使用硬體去丟棄錯誤的邏輯傳輸單元的方法，包含產生一檢查信號，其針對(1)具有一連串邏輯傳輸單元的一資料信號以及(2)一第一控制信號；產生一比較信號，其針對該檢查信號與該資料信號；產生(1)該第一控制信號以及(2)指出每一該邏輯傳輸單元是一有效或一無效狀態的一第二控制信號，其針對一資料有效信號與該比較信號；以及通過只儲存具有一確定狀態的該邏輯傳輸單元產生一輸出數據信號，其針對該第二控制信號。
本發明的目的、特徵與優點如下可(1)實施在硬體上、(2)當進行有效邏輯傳輸單元的負載時(處理過或是沒處理過)，只丟棄無效的邏輯傳輸單元(LTUs)、(3)使用軟體來減少計算一周期重複檢測的需要、(4)可減少計算邏輯傳輸單元的周期重複檢測(LTU CRC)欄位所需的每秒幾百萬個指令(MIPS)以及/或(5)比傳統方法更早開始處理負載。


圖1為說明一實體層輔助通道的服務資料單元訊框(SCH SDUs)的一示意圖。
圖2為說明本發明的一較佳實施例的一方塊圖。
圖3為說明圖2的周期重複檢測邏輯電路的一示意圖。
圖4為說明圖2的存儲器介面的一示意圖。
圖5為說明本發明的一流程圖。
圖中符號說明
10實體層輔助通道的服務數據單元訊框(SCH SDU frame)12a-12n 邏輯傳輸單元(LTUs)14訊框周期重複檢測(frame CRC)16a-16n 邏輯傳輸單元的周期重複檢測欄位(LTU CRCs)100 系統102 解碼器104 負載處理區塊110 電路112，114，116，118區塊(或電路)120，122 接收信號DATA的一輸入124 接收信號DATA_VLD的一輸入126 接收信號CMP的一輸入128，130，132，136，140，142 一輸出134，138 輸入150 狀態機152 計數器154，212 柵極156，208 暫存器158 輸入區段(或電路)160a-160n 連續元件162a-162n-1，210 多工器164a-164n 柵極202 存儲器204，206 計數器300 方法302 開始狀態304，306，308，310，312，316，320，322，326 狀態314，318，324 判定狀態
具體實施例方式
本發明的若干實施例會詳細描述如下。然而，除了該詳細描述外，本發明還可以廣泛地在其它的實施例施行。亦即，本發明的範圍不受已提出的實施例的限制，而應以本發明提出的申請專利範圍為準。
圖2為說明本發明的一較佳實施例的系統100的方塊圖。系統100通常包含一解碼器102、一非必要的負載處理區塊104(payloadprocessing block)以及一電路110。通常本發明使用電路110來實施，然而，電路110組合系統100的其它元件，也可以是根據本發明的精神的其它實施例。負載處理區塊104可以根據若干預定的標準之一去提供處理。
電路110通常包含一區塊112(或電路)、一區塊114(或電路)、一區塊116(或電路)以及一區塊118(或電路)。電路112可以是一周期重複檢測邏輯電路，電路114可以是一比較電路，電路116可以是一控制電路，電路118可以是一存儲器介面電路。電路112可具有接收信號(例如DATA)的一輸入120。
信號DATA代表從解碼器102接收的一連串資料字符，資料字符可以是如圖1所示的實體層輔助通道的服務數據單元(SCH SDUs)的數據字符。電路114可以具有一亦可以接收信號DATA的輸入122。電路116可以具有一可以接收來自解碼器102的一信號(例如DATA_VLD)的輸入124。控制區塊116也可以具有一可以接收來自比較電路114的一信號(例如CMP)的輸入126。控制區塊116可以產生一控制信號(例如CTR1)與針對信號DATA_VLD與信號CMP產生一控制信號(例如CTR2)。控制信號CTR2可以是代表若干個別的控制信號的一多位控制信號。控制信號CTR1可以提供於一輸出128，信號CTR2可以提供於一輸出130。邏輯電路112可以針對信號DATA與信號CTR1產生一信號(例如CRC_OUT)。信號CRC_OUT可以是從一輸出132至一輸入134所提供的一檢查信號。比較電路114可以針對信號DATA與信號CRC_OUT產生一信號CMP，並且從一輸出136提供信號CMP。存儲器介面118可以具有一接收信號CTR2的輸入138。存儲器介面118可以從一輸出140提供一信號(例如MEMDOUT)以及從一輸出142提供另一信號(例如LTU_CNT)。信號MEMDOUT通常表示離開存儲器介面118的資料。信號LTU_CNT通常表示一計數信號，其用以指出存儲器介面118中儲存的邏輯傳輸單元(LTUs)數量。
於一訊框結束的一周期重複檢測欄位一般用以偵測於負載中的錯誤。周期重複檢測欄位一般在每一訊框基礎上產生，訊框資料可以包含一負載與一訊框周期重複檢測。使用複數個邏輯傳輸單元(LTUs)可組合成一訊框。每一邏輯傳輸單元包含一負載與一邏輯傳輸單元的周期重複檢測欄位。一邏輯傳輸單元的周期重複檢測欄位可用以偵測於邏輯傳輸單元的負載中的錯誤。一般而言，一接收器包含邏輯電路以計算訊框負載的訊框周期重複檢測欄位。於一計算訊框周期重複檢測欄位與一接收訊框周期重複檢測欄位之間的匹配錯誤可用來指出訊框負載中的錯誤。
本發明不僅對於處理過的訊框周期重複檢測欄位匹配所接收的訊框周期重複檢測欄位的情況下是有用的，而且於一或多個處理過的邏輯傳輸單元的周期重複檢測欄位匹配所接收的邏輯傳輸單元的周期重複檢測欄位時也一樣適用。當特別的負載沒有問題時(例如一有效負載)，可以使用有效負載。通過只丟棄有錯誤的邏輯傳輸單元(與使用有效邏輯傳輸單元的負載)可以減少整個每秒幾百萬個指令(MIPS)的使用量。再者，因為只有有效的邏輯傳輸單元(LTUs)被儲存，所以可以較早開始處理有效負載(例如無須通過軟體去處理邏輯傳輸單元的周期重複檢測)。
解碼器102所提供的新字符通常通過周期重複檢測邏輯112處理。於邏輯傳輸單元結束時，從周期重複檢測邏輯112提供的計算過的邏輯傳輸單元的周期重複檢測通常作為信號CRC_OUT。比較器114比較一計算邏輯傳輸單元的周期重複檢測與由解碼器102所提供的一接收邏輯傳輸單元的周期重複檢測(例如包含一信號DATA)。之後比較器114提供信號CMP作為字符是否匹配的指示。控制區塊116提供控制信號CTR1與CTR2分別給周期重複檢測邏輯112以及存儲器介面118。儲存或丟棄一特定的邏輯傳輸單元(LTUs)以響應信號CMP。
存儲器介面118包含一存儲器用以儲存邏輯傳輸單元(LTUs)負載(詳細描述如圖4)。邏輯傳輸單元(LTUs)負載可於寫入存儲器或未處理儲存之前就先進行處理，每一儲存邏輯傳輸單元的第一地址保留在暫存器中，且若是有一錯誤的邏輯傳輸單元發生時亦會儲存。在訊框結束時，存儲器只包含正確的邏輯傳輸單元的負載。存儲器介面118可提供儲存於存儲器中的邏輯傳輸單元以作為下一個階層使用(硬體或軟體)。
圖3是周期重複檢測邏輯電路112的示意圖。周期重複檢測邏輯計算一特定負載的周期重複檢測欄位，於本實施例中，使用16位元的周期重複檢測。然而，也可使用其它周期重複檢測的位元大小以符合特定裝置的設計準則。此外，也可以實施不同的方法來計算邏輯傳輸單元的周期重複檢測。
周期重複檢測邏輯電路112通常包含一狀態機150、一計數器152、一邏輯門154、一暫存器156以及一輸入段158(或電路)。柵極154可以是「與」(AND)門，暫存器156可以是周期重複檢測移位暫存器(CRC shift register)，周期重複檢測移位暫存器156通常包含一或多個連續元件160a-160n、一或多個多工器162a-162n-1以及一或多個邏輯門164a-164n。邏輯門164a-164n可以是「XOR」異或門。然而，邏輯門的其它型式或組合，可以相配於特定裝置的設計準則來實施。多項式(polynomial)的個別位元(例如[15:0])提供給不同多工器162a-162n-1的控制輸入作為信號POLY(15)、信號POLY(14)、信號POLY(0)等等。多項式[15:0]通常是一預先決定的16位元常數(在實施例中是使用16位元)。
於每一邏輯傳輸單元開始時，通過一確立的信號(例如CRC_INIT)去設定移位暫存器156為一已知值。當解碼器102提供一新字符時，會觸發一周期重複檢測狀態機150(CRC state machine)。狀態機150通過一致能信號(例如EN)的確立致能計數器152與移位暫存器156。每一新字符經過周期重複檢測移位暫存器156來進行移位。使用一4位元計數器以計數達到16移位(或周期)。經過16周期之後，通過不確立EN信號使計數器152與移位暫存器156都變成停用(disabled)。等到所有負載的字符經過周期重複檢測邏輯電路112的移位之後，周期重複檢測移位暫存器156提供計算邏輯傳輸單元的周期重複檢測資料作為一信號CRC_OUT。當最後位是一移位時，邏輯門154通常確立一信號(例如SFTDONE)。圖3中顯示一與門(AND門)，但其它邏輯門可配合特定裝置的設計準則來實施。
參照圖4為一存儲器介面118的示意圖。存儲器介面118通常包含一存儲器202、一計數器204、一計數器206、一暫存器208、一多工器210以及一邏輯門212。額外的邏輯門亦可包含於存儲器202的輸入/輸出端。若一寫入致能信號(例如MEMWE)或者一讀取致能信號(例如MEMRE)是確立時，邏輯門212可以用來致能存儲器202。在本實施例中，可以是一同步信號埠存儲器(synchronous single portmemory)。然而，也可以使用不同型式的存儲器來配合特定裝置的設計準則。通常，應該有足夠的存儲器202的大小以保持一可支持的最大訊框的負載。然而，也可以使用其它的大小與配置。例如使用具有二個記憶庫的存儲器202，這裡每一記憶庫大到足以保持一所支持的最大的邏輯傳輸單元負載。於本實施例中，當讀取記憶庫時，另一記憶庫則被寫入，因而增加系統100的整體速度。存儲器介面118接收的不同信號(例如MEMDIN、MEMWE、MEMRE、INCCNTO、LDCNT、RSTCNT、LDREG、INCCNT1以及RD_ADDR)皆可表示是圖2中的信號CTR2，不同信號的細節描述如圖5與說明書內容所示。
當接收一新邏輯傳輸單元時，一開始地址儲存於暫存器208中。解碼器102提供負載後接著邏輯傳輸單元的周期重複檢測。於儲存負載字符之後(處理過或未處理過)，處理過的邏輯傳輸單元的周期重複檢測欄位與所接收的邏輯傳輸單元的周期重複檢測欄位相比較。當匹配時，遞增地址計數器204以指向下一個地址，其將儲存下一個邏輯傳輸單元的第一數據負載。邏輯傳輸單元計數器206計數於存儲器202中有效邏輯傳輸單元的數目，並且於那時遞增。當不匹配的時候，邏輯傳輸單元計數器206不遞增，並且利用儲存在暫存器208的數值(包含錯誤邏輯傳輸單元的開始地址)充滿地址計數器204。從地址計數器204所充滿的地址開始將新的邏輯傳輸單元儲存，所以先前儲存的無效邏輯傳輸單元會被覆寫。
於一特定訊框結束時，存儲器202隻包含正確的邏輯傳輸單元，邏輯傳輸單元計數器206提供儲存於存儲器202中的邏輯傳輸單元的數目。當使用一單埠存儲器202時，於存儲器202介面上的控制可以在一讀取模式與一寫入模式之間切換，並且資料可從存儲器202中讀寫或將資料讀寫入存儲器202中。
每一訊框開始時可重設計數器204與206。每一邏輯傳輸單元開始時，地址計數器數值儲存於地址暫存器208中。然後，邏輯傳輸單元負載(處理過或沒處理過)儲存於存儲器202中。地址計數器204於儲存於存儲器202的每一字符之後遞增一次。於完整的邏輯傳輸單元負載儲存於存儲器202之後，對於處理過的邏輯傳輸單元的周期重複檢測以及所接收的邏輯傳輸單元的周期重複檢測之間的比較進行檢查。若邏輯傳輸單元的周期重複檢測字符無匹配，則已儲存的開始地址被填入地址計數器204中，有效地丟棄錯誤的邏輯傳輸單元。
圖5為一本發明的方法300的流程圖。方法300通常包含一開始狀態302、一狀態304、一狀態306、一狀態308、一狀態310、一狀態312、一判定狀態314、一狀態316、一判定狀態318、一狀態320、一狀態322、一判定狀態324以及一狀態326。狀態302可以是一開始狀態。狀態304通常提供信號RSTCNT以重新設定計數器204與206。狀態306通常通過產生的信號CRC_INIT來重設周期重複檢測邏輯。狀態308通常提供信號LDREG以儲存開始地址於地址暫存器208中。接著，狀態310通常儲存資料於存儲器中。再來，狀態312通常提供信號INCCNTO以遞增(increment)地址計數器204。接著，判定狀態314判定一邏輯傳輸單元是否結束。若無，方法300移回至狀態310。若有，方法300移至狀態316。狀態310、狀態312以及判定狀態314可以視為一邏輯傳輸單元的處理段328。
接著，狀態316將周期重複檢測字符與計算周期重複檢測相比較。接著，判定狀態318決定周期重複檢測是否相等，若有，方法300移至狀態322，若無，方法300移至狀態320。狀態320產生一信號LDCNT，其可將儲存於地址暫存器208中的數值填入計數器204。狀態322產生信號INCCNT1用以遞增邏輯傳輸單元的計數器206。接著，狀態324判定訊框是否結束。若無，方法300移回至狀態306。若有，方法300移至狀態326。只儲存有效邏輯傳輸單元可減少計算邏輯傳輸單元的周期重複檢測欄位所需的每秒幾百萬個指令(MIPS)。特定負載的處理會比使用傳統的方法更早開始。
圖5中的流程圖所達到的功能，熟悉本領域技術人員依據本發明的內容，可利用一傳統通用數字電腦程式來實施。根據本發明所揭露的技術，有經驗的程式設計師可準備適當的軟體程序撰寫，也如同熟悉本領域技術人員一樣，其實施的效果也是顯而易見的。
本發明的實施可通過專用的集成電路(ASICs)、現場可編程門陣列(Field Programmable Gate Arrays，FPGAs)或相互連接的傳統元件電路的適當網絡。如上所述，熟悉此項技藝者可針對上述元件進行修飾是顯而易見。
本發明也包含一計算機產品，例如是包含指令用來程序計算機去執行處理的一儲存媒體。儲存媒體包含任何型式的碟片，例如軟磁碟(floppy disk)、光碟(optical disk)、光碟只讀存儲器(CD-ROM)、磁性光碟(magneto-optical disks)、只讀存儲器(ROMs)、隨機存取存儲器(RAMs)、可擦去可編程只讀存儲器(EPROMs)、電可擦可編程只讀存儲器(EEPROMs)、快閃擦除存儲器(flash memory)、磁或光卡(magnetic or optical cards)或任何型式適合儲存電子指令的媒體，但不限於此。
本發明的不同信號通常顯示在個別的輸入與輸出，在另一實施例中，若干或全部的不同信號可經由一或多個需要的輸入與輸出去多任務處理，本發明的不同信號可以在串聯與並聯的配置中以單一位或多位信號的方式實施。
本發明的不同信號通常是「開」(例如一數字高或1)或「關」(例如一數字低或0)。然而，信號的開(例如確立)與關(例如不確立)狀態的特別極性可配合特定裝置的設計準則而調整(例如反向)。
本發明可使用在分碼多重存取(Code Division Multiple Access，CDMA)晶片組(chipset)的部分上，本發明除了對於分碼多重存取的設計上是非常有用之外，本發明還可應用在其它設計的靜態時序分析。
以上所述僅為本發明的較佳實施例而已，並非用以限定本發明的申請專利範圍；凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在所述的權利要求範圍內。
權利要求
1.一種丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，包含一邏輯電路，用以針對(1)具有一連串邏輯傳輸單元的一數據信號以及(2)一第一控制信號產生一檢查信號；一比較電路，用以針對該檢查信號與該數據信號產生一比較信號；一控制電路，用以針對一數據有效信號與該比較信號產生(1)該第一控制信號以及(2)指出每一該邏輯傳輸單元為一有效或為一無效狀態的一第二控制信號；以及一存儲器介面，用以針對該第二控制信號產生一輸出資料信號，其中該存儲器介面只儲存具有該有效狀態的該邏輯傳輸單元。
2.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該存儲器介面更用以產生一計數信號以指出儲存於該存儲器介面的該邏輯傳輸單元的數目。
3.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，複數個該邏輯傳輸單元可以是一服務數據單元。
4.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該存儲器介面更針對一或多個處理信號產生該輸出資料信號。
5.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該存儲器介面包含一存儲器，包含複數個地址；一地址計數器，用以計算被使用的該地址的數目；一邏輯傳輸單元計數器，用以計算有效邏輯傳輸單元的數目；以及一地址暫存器，儲存一基本地址。
6.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該邏輯電路包含一周期重複檢測邏輯電路。
7.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該邏輯電路包含一有限狀態機。
8.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該檢查信號包含一多位元信號，並且該資料有效信號包含一單一位元信號。
9.如權利要求1所述的丟棄錯誤的邏輯傳輸單元的裝置，其特徵是，該檢查信號於該資料信號中傳送，且該數據有效信號從該數據信號解碼。
10.一種使用硬體去丟棄錯誤的邏輯傳輸單元的方法，其特徵是，包含產生一檢查信號，其針對(1)具有一連串邏輯傳輸單元的一資料信號以及(2)一第一控制信號；產生一比較信號，其針對該檢查信號與該資料信號；產生(1)該第一控制信號以及(2)指出每一該邏輯傳輸單元是一有效或一無效狀態的一第二控制信號，其針對一資料有效信號與該比較信號；以及通過只儲存具有一確定狀態的該邏輯傳輸單元產生一輸出數據信號，其針對該第二控制信號。
全文摘要
本發明為一種丟棄錯誤的邏輯傳輸單元的方與裝置，包含一邏輯電路、一比較電路、一控制電路以及一存儲器介面的裝置，該邏輯電路針對(1)一具有一連串邏輯傳輸單元(LTUs)的一資料信號及(2)一第一控制信號產生一檢查信號。比較電路針對檢查信號與數據信號產生一比較信號。控制電路針對一數據有效信號與比較信號產生(1)一第一控制信號以及(2)指示每一邏輯傳輸單元是有效或是無效狀態的一第二控制信號。存儲器介面針對第二控制信號產生一輸出資料信號，且其通常只儲存具有一有效狀態的邏輯傳輸單元。
文檔編號H04L1/00GK1625093SQ20041010020
公開日2005年6月8日 申請日期2004年12月7日 優先權日2004年5月10日
發明者阿朗·沙多, 穆罕默德·艾佛沙 申請人:開曼群島威睿電通股份有限公司