半導體裝置及其測試方法
2023-04-28 02:03:01
半導體裝置及其測試方法
【專利摘要】本發明涉及一種半導體存儲器及其測試方法。在測試模式時，測試數據生成部在由寫入期間和讀出期間構成的每個測試周期生成測試數據片，期望值寄存器導入該測試數據片，將其作為期望值數據片送出。存儲器單元驅動部在寫入期間將寫入驅動信號供給到多個存儲器單元陣列部，在讀出期間將讀出驅動信號供給到多個存儲器單元陣列部。此時，數據中繼開關在寫入期間將測試數據片供給到多個存儲器單元陣列部的每一個，另一方面，在讀出期間導入從多個存儲器單元陣列部的每一個讀出的每個讀出數據片而進行輸出。然後，判定部判定由上述數據中繼開關導入的每個讀出數據片與期望值數據片是否一致，生成示出該判定結果的測試結果信號。
【專利說明】半導體裝置及其測試方法
【技術領域】
[0001]本發明涉及半導體裝置，特別是涉及包括存儲器和測試電路的半導體裝置及其測試方法。
【背景技術】
[0002]作為半導體集成裝置的產品出庫時的測試的測試容易化方法之一，已知有自診斷測試。為了實施這樣的自診斷測試，在半導體集成裝置中，除主電路之外，還形成有測試電路，該測試電路一邊產生測試數據一邊將該測試數據輸入到主電路,對此時得到的輸出結果與期望值進行比較，判定好壞。根據該測試電路，不再需要通過與成為測試對象的半導體集成裝置連接的測試器基於測試數據對輸出結果與期望值進行比較，因此，可謀求測試容易化。
[0003]此外，為了對半導體集成裝置所包括的存儲器實施自診斷測試，已知有在該半導體集成裝置中設置有測試電路的裝置，其中，該測試電路由產生測試數據的測試數據生成電路、擔任用於將測試數據寫入到存儲器而讀出的控制的電路、以及根據讀出的數據與期望值的比較結果來判定好壞的比較器構成(例如，參照專利文獻I)。然而，在這樣的存儲器的自診斷測試中，必需按各存儲器碼(address)的每一個按順序實施用於寫入測試數據而進行讀出的寫入訪問和讀出訪問，因此，存在測試時間變長的問題。
[0004]現有技術文獻專利文獻
專利文獻1:特開平10-162600號。
【發明內容】
[0005]發明要解決的課題本發明的目的在於，提供一種能謀求自診斷測試時間的縮短的半導體裝置及其測試方法。
[0006]用於解決課題的方案
本發明的半導體裝置是包括多個存儲器單元陣列部和對所述存儲器單元陣列部實施自診斷測試的測試電路部的半導體裝置，其中，所述測試電路部具有:在由寫入期間和讀出期間構成的每個測試周期中生成測試數據片的測試數據生成部；導入所述測試數據片而進行存儲，將其作為期望值數據片送出的期望值寄存器；在所述寫入期間將使數據寫入的寫入驅動信號供給到多個所述存儲器單元陣列部，在所述讀出期間將讀出數據的讀出驅動信號供給到多個所述存儲器單元陣列部的存儲器單元驅動部；在所述測試周期的所述寫入期間將所述測試數據片供給到多個所述存儲器單元陣列部的每一個，另一方面，在所述讀出期間導入從多個所述存儲器單元陣列部的每一個讀出的每個讀出數據片而進行輸出的數據中繼開關；以及判定從所述數據中繼開關輸出的每個所述讀出數據片與所述期望值數據片是否一致，生成示出該判定結果的測試結果信號的判定部。
[0007]此外，本發明的半導體裝置的測試方法是在包括多個存儲器單元陣列部的半導體裝置的內部對所述存儲器單元陣列部施行自診斷測試的測試方法，其中，在由寫入期間和讀出期間構成的每個測試周期中生成測試數據片，並且將所述測試數據片作為期望值數據片來生成，在所述測試周期的所述寫入期間將所述測試數據片同時寫入到多個所述存儲器單元陣列部的每一個，在所述讀出期間從多個所述存儲器單元陣列部的每一個同時進行所述測試數據片的讀出而分別得到讀出數據片，生成示出每個所述讀出數據片與所述期望值數據片是否一致的測試結果信號。
【專利附圖】
【附圖說明】
[0008]圖1是示出作為本發明的半導體裝置的半導體存儲器10的概略結構的框圖。
[0009]圖2是示出測試電路5的結構的框圖。
[0010]圖3是示出在測試模式中進行的測試電路5的內部動作的一個例子的時序圖。
[0011]圖4是示出測試電路5的其它內部結構的框圖。
[0012]圖5是示出圖4所示的測試電路5的變形例的框圖。
【具體實施方式】
[0013]以下，一邊參照附圖一邊詳細地說明本發明的實施例。
[0014]圖1是示出作為本發明的半導體裝置的半導體存儲器10的結構的框圖。
[0015]半導體存儲器10 例如由 SDRAM (Synchronous Dynamic Random Access Memory:同步動態隨機存取存儲器)構成，包括解碼器1、存儲器單元驅動部2、存儲器單元陣列部3A和3B、測試結果輸出開關4、測試電路5、數據輸入輸出電路6、數據開關7、讀寫放大器(以下，稱為RW放大器)8A和8B。
[0016]解碼器I生成與示出經由外部端子組PDa輸入的寫入命令、讀出命令、待機命令、待機解除命令等SDRAM用的各種指令的指令信號CMD相應的訪問控制信號，將其供給到存儲器單元驅動部2。此外，解碼器I生成用經由外部端子組PDb輸入的存儲器碼ADO?AD15示出的、用於對存儲器單元陣列部3A和3B的地址進行訪問(寫入、讀出)的存儲器碼控制信號，將其供給到存儲器單元驅動部2。
[0017]在經由外部端子PDc輸入的測試信號TST示出常規模式的情況下，存儲器單元驅動部2對存儲器單元陣列部3A和3B供給應該對由上述存儲器碼控制信號指定的地址進行由上述的訪問控制信號示出的內容的存儲器訪問的存儲器驅動信號。即，存儲器單元驅動部2對存儲器單元陣列部3A和3B供給應該使數據寫入到指定的地址的存儲器驅動信號或應該從指定的地址讀出數據的存儲器驅動信號。
[0018]此外，在測試信號TST示出測試模式的情況下，存儲器單元驅動部2生成依據應該將測試數據(後述)寫入到存儲器單元陣列部3A和3B、依次讀出寫入的測試數據的測試順序的存儲器驅動信號，將其供給到存儲器單元陣列部3A和3B。
[0019]存儲器單元陣列部3A具有與由存儲器碼ADO?AD15表示的地址
[0000]h?[FFFFJh中的第I地址組例如奇數地址的地址組對應的存儲區域。在存儲器單元陣列部3A中，設置有埠 QO?Q15，該埠 QO?Q15用於以16比特(bit)單位從外部導入寫入用的數據，並且用於以16比特單位將自身存儲的數據讀出到外部。
[0020]存儲器單元陣列部3B具有與由存儲器碼ADO?AD15表示的地址
[0000]h?[FFFFJh中的第2地址組例如偶數地址的地址組對應的存儲區域。在存儲器單元陣列部3B中，與存儲器單元陣列部3A同樣地設置有埠 QO?Q15，該埠 QO?Q15用於以16比特單位從外部導入寫入用的數據，並且用於以16比特單位將自身存儲的數據讀出到外部。
[0021]在上述的測試信號TST示出常規模式的情況下，測試結果輸出開關4連接外部端子PDd和數據輸入輸出電路6。由此，測試結果輸出開關4將經由外部端子PDd輸入的數據DTO供給到數據輸入輸出電路6，另一方面，經由外部端子PDd將從數據輸入輸出電路6送出的數據DTO輸出到外部。此外，在上述測試信號TST示出測試模式的情況下，測試結果輸出開關4連接外部端子PDd和測試電路5。由此，測試結果輸出開關4經由外部端子rod將從測試電路5送出的測試結果信號TOUT (後述)輸出到外部。像這樣，外部端子PDd是兼用作數據DTO的外部輸入輸出和測試結果信號TOUT的外部輸出的外部端子。
[0022]數據輸入輸出電路6將經由測試結果輸出開關4和外部端子組PDe輸入的16比特的量的數據DTO?DT15作為寫入用數據WO?W15供給到數據開關7。此外，數據輸入輸出電路6將與從數據開關7供給的讀出數據RO?R15中的比特位[O]對應的讀出數據RO作為數據DTO供給到測試結果輸出開關4，並且使與比特位[I]?[15]對應的讀出數據Rl?R15作為數據DTl?DT15而經由外部端子組PDe輸出到外部。
[0023]數據開關7將從數據輸入輸出電路6供給的寫入用數據WO?W15作為數據⑶O?GD15，經由由傳送16比特的量的數據的16根線構成的數據總線DBS將它們供給到測試電路5，另一方面，將從測試電路5經由數據總線DBS供給的數據GDO?GD15作為讀出數據RO?R15供給到數據輸入輸出電路6。
[0024]圖2是示出測試電路5的內部結構的電路圖。如圖2所示，測試電路5包括比特一致判定部500?515、測試數據生成部516、期望值寄存器517、與門518、逆變器519、以及選擇器520和521。
[0025]比特一致判定部500?515與16比特的數據⑶O?⑶15的各比特對應地設置，由相同內部結構構成，即，由包括數據中繼開關51和52、一致電路53和54、與門55的結構構成。
[0026]例如，在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部500的數據中繼開關51將從RW放大器8A供給的數據GAO作為測試讀出數據YAO供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部500的數據中繼開關51將從RW放大器8A供給的數據GAO作為數據GDO而在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據⑶O或測試數據TEO作為寫入用的數據GAO供給到RW放大器8A。在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部500的數據中繼開關52將從RW放大器8B供給的數據GBO作為測試讀出數據YBO供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部500的數據中繼開關52將從RW放大器8B供給的數據GBO作為數據GDO而在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據GDO或測試數據TEO作為寫入用的數據GBO供給到RW放大器8B。比特一致判定部500的一致電路53例如由否定排他的邏輯和電路構成，生成一致判定信號Ca，將其供給到作為第I邏輯與門的與門55，所述一致判定信號Ca在上述的測試讀出數據YAO與期望值數據EO是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YAO與期望值數據EO是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部500的一致電路54例如由否定排他的邏輯和電路構成，生成一致判定信號Cb，將其供給到與門55，所述一致判定信號Cb在上述的測試讀出數據YBO與期望值數據EO是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YBO與期望值數據EO是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部500的與門55生成比特一致判定信號CMO，將其在數據總線DBS上送出，所述比特一致判定信號CMO只有在一致判定信號Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0027]此外，例如，在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部501的數據中繼開關51將從RW放大器8A供給的數據GAl作為測試讀出數據YAl供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部501的數據中繼開關51將從RW放大器8A供給的數據GAl作為數據GDl在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據⑶I或測試數據TEl作為寫入用的數據GAl供給到RW放大器8A。在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部501的數據中繼開關52將從RW放大器SB供給的數據GBl作為測試讀出數據YBl供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部501的數據中繼開關52將從RW放大器8B供給的數據GBl作為數據GDl在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據GDl或測試數據TEl作為寫入用的數據GBl供給到RW放大器8B。比特一致判定部501的一致電路53生成一致判定信號Ca，將其供給到與門55，所述一致判定信號Ca在上述的測試讀出數據YAl與期望值數據El是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YAl與期望值數據El是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部501的一致電路54生成一致判定信號Cb，將其供給到與門55，所述一致判定信號Cb在上述的測試讀出數據YBl與期望值數據El是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YBl與期望值數據El是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部501的與門55生成比特一致判定信號CMl，將其在數據總線DBS上送出，所述比特一致判定信號CMl只有在一致判定信號Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0028]同樣地，在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部502?515各自的數據中繼開關51將從RW放大器8A供給的數據GA (η) [η:2?15的自然數]作為測試讀出數據YA (η)供給到一致電路53。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部502?515各自的數據中繼開關51將從RW放大器8Α供給的數據GA (η)作為數據⑶(η)在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據⑶(η)或測試數據TE (η)作為寫入用的數據GA (η)供給到RW放大器8Α。在供給示出啟用測試讀出的測試讀出信號TRE的情況下，比特一致判定部502?515各自的數據中繼開關52將從RW放大器8Β供給的數據GB (η)作為測試讀出數據YB (η)供給到一致電路54。另一方面，在供給示出禁用測試讀出的測試讀出信號TRE的情況下，比特一致判定部502?515各自的數據中繼開關52將從RW放大器8Β供給的數據GB (η)作為數據⑶(η)在數據總線DBS上送出，另一方面，將經由數據總線DBS供給的數據⑶(η)或測試數據TE (η)作為寫入用的數據GB (η)供給到RW放大器SB。比特一致判定部502?515各自的一致電路53生成一致判定信號Ca，將其供給到與門55，所述一致判定信號Ca在上述的測試讀出數據YA (η)與期望值數據E (η)是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YA (η)與期望值數據E (η)是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部502?515各自的一致電路54生成一致判定信號Cb，將其供給到與門55，所述一致判定信號Cb在上述的測試讀出數據YB (η)與期望值數據E (η)是相同邏輯電平的情況下為邏輯電平1，在上述的測試讀出數據YB (η)與期望值數據E (η)是互相不同的邏輯電平的情況下為邏輯電平O。比特一致判定部502?515各自的與門55生成比特一致判定信號CM (η)，將其在數據總線DBS上送出，所述比特一致判定信號CM (η)只有在一致判定信號Ca和Cb都是邏輯電平I的情況下具有邏輯電平1，在除此以外的情況下具有邏輯電平O。
[0029]當如圖3所示地測試信號TST從示出常規模式的邏輯電平O轉變為示出測試模式的邏輯電平I時，測試數據生成部516開始生成16比特的測試數據TEO?ΤΕ15。例如，如圖3所示，測試數據生成部516首先在測試周期Tcl中生成示出[55AA]h的測試數據TEO?TE15，將它們經測試周期Tcl的寫入期間WP經由數據總線DBS供給到期望值寄存器517和比特一致判定部500?515。接下來，在測試周期Tc2中，測試數據生成部516生成示出[AA55]h的測試數據TEO?TE15，將它們經測試周期Tc2的寫入期間WP經由數據總線DBS供給到期望值寄存器517和比特一致判定部500?515。此外，測試數據生成部516根據示出測試模式的邏輯電平I的測試信號TST，在如圖3所示的測試周期Tcl和Tc2各自的讀出期間RP的期間，將示出啟用測試讀出的邏輯電平I的測試讀出信號TRE供給到比特一致判定部500?515。
[0030]如圖3所示，期望值寄存器517導入測試數據TEO?TE15而進行存儲，將其作為期望值數據EO?E15供給到比特一致判定部500?515。
[0031]作為第2邏輯與門的與門518生成測試結果信號TOUT，所述測試結果信號TOUT在由比特一致判定部500?515在數據總線DBS上送出的比特一致判定信號CMO?CM15全部為邏輯電平I的情況下示出「良好」，在任一個為邏輯電平O的情況下示出「不良」。逆變器519將使存儲器碼ADO?AD15中的作為最低位比特的ADO的邏輯電平反轉的反轉存儲器碼信號供給到選擇器521。選擇器520在測試信號TST示出常規模式的情況下，生成用存儲器碼ADO示出的邏輯電平的啟用信號EN1，另一方面，在測試信號TST示出測試模式的情況下，生成應該使RW放大器8A設定為啟用狀態的邏輯電平I的啟用信號ENl。選擇器521在測試信號TST示出常規模式的情況下，生成使存儲器碼ADO的邏輯電平反轉的邏輯電平的啟用信號EN2，另一方面，在測試信號TST示出測試模式的情況下，生成應該使RW放大器SB設定為啟用狀態的邏輯電平I的啟用信號EN2。
[0032]根據圖2所示的結構，在測試信號TST示出常規模式的情況下，測試電路5基於作為最低位比特的存儲器碼ADO生成將RW放大器8A和SB中的一方設定為啟用狀態、另一方設定為禁用狀態的啟用信號ENl和EN2。例如，測試電路5在將RW放大器8A (8B)設定為啟用狀態的情況下，生成邏輯電平I的啟用信號EN1(EN2)，在設定為禁用狀態的情況下，生成邏輯電平O的啟用信號ENl (EN2)。此外，在測試信號TST示出常規模式的情況下，測試電路5 —邊將從數據開關7供給的寫入用的數據⑶O?⑶15作為數據GAO?GA15供給到Rff放大器8A，一邊將這樣的數據⑶O?⑶15作為數據GBO?GB15供給到RW放大器8B。此外，在測試信號TST示出常規模式的情況下，在從RW放大器8A供給作為讀出數據的數據GAO?GA15時，測試電路5將這樣的數據GAO?GA15作為數據⑶O?⑶15而經由數據總線DBS中繼供給到數據開關7。此外，在測試信號TST示出常規模式的情況下，在從RW放大器8B供給作為讀出數據的數據GBO?GB15時，測試電路5將這樣的數據GBO?GB15作為數據⑶O?⑶15而經由數據總線DBS供給到數據開關7。
[0033]另一方面，在測試信號TST示出測試模式的情況下，測試電路5生成將RW放大器8A和8B都設定為啟用狀態的邏輯電平I的啟用信號ENl和EN2。測試電路5將這樣的啟用信號ENl供給到RW放大器8A，將啟用信號EN2供給到RW放大器8B。此外，在測試信號TST示出測試模式的情況下，測試電路5將內部生成的16比特的測試數據(後述)作為測試寫入用的數據GAO?GA15和GBO?GB15供給到RW放大器8A和8B。進而，在測試信號TST示出測試模式的情況下，在從RW放大器8A供給作為測試讀出數據的數據GAO?GA15並且從RW放大器8B供給作為測試讀出數據的數據GBO?GB15時，測試電路5將兩者同時導入。然後，測試電路5判定導入的作為測試讀出數據的數據GAO?GA15與數據GBO?GB15是否一致，生成示出該判定結果的測試結果信號TOUT，將其供給到測試結果輸出開關4。BP,在判定兩者一致的情況下，測試電路5將示出「良好」的測試結果信號TOUT供給到測試結果輸出開關4，另一方面，在判定兩者不一致的情況下，將示出「不良」的測試結果信號TOUT供給到測試結果輸出開關4。
[0034]RW放大器8A只在供給示出啟用的啟用信號ENl的期間成為可動作，在經由存儲器單元陣列部3A的埠 QO?Q15讀出16比特的數據DAO?DA15時，將它們作為數據GAO?GA15供給到測試電路5。此外，在從測試電路5供給寫入用的16比特的數據GAO?GA15時，將它們作為寫入用的數據DAO?DA15供給到存儲器單元陣列部3A的埠 QO?Q15。此時，在供給應該使數據寫入到用存儲器碼ADO?AD15指定的地址的存儲器驅動信號的情況下，存儲器單元陣列部3A將從RW放大器8A供給的數據DAO?DA15存儲在該指定地址。另一方面，在供給應該從指定地址讀出數據的存儲器驅動信號的情況下，存儲器單元陣列部3A將從該指定地址讀出的16比特的數據作為數據DAO?DA15供給到RW放大器8A。
[0035]RW放大器SB只在供給示出啟用的啟用信號EN2的期間成為可動作，在經由存儲器單元陣列部3B的埠 QO?Q15讀出16比特的數據DBO?DB15時，將它們作為數據GBO?GB15供給到測試電路5。此外，在從測試電路5供給寫入用的16比特的數據GBO?GB15時，將它們作為寫入用的數據DBO?DB15供給到存儲器單元陣列部3B的埠 QO?Q15。此時，在供給應該使數據寫入到用存儲器碼ADO?AD15指定的地址的存儲器驅動信號的情況下，存儲器單元陣列部3B將從RW放大器8B供給的數據DBO?DB15存儲在該指定地址。另一方面，在供給應該從指定地址讀出數據的存儲器驅動信號的情況下，存儲器單元陣列部3B將從該指定地址讀出的16比特的數據作為數據DBO?DB15供給到RW放大器8B。
[0036]根據圖1和圖2所示的結構，在測試信號TST示出常規模式的情況下，半導體存儲器10的測試電路5基於存儲器碼AD0，只將存儲器單元陣列部3A和3B中的一方作為訪問對象，只對成為該訪問對象的一方的存儲器單元陣列部實施數據的寫入或讀出。
[0037]另一方面，在測試信號TST示出測試模式的情況下，測試電路5和存儲器單元驅動部2對存儲器單元陣列部3A和3B實施自診斷測試。
[0038]以下，以圖3所示的測試周期Tcl中的測試電路5的內部動作為例，對在上述的半導體存儲器10的產品出庫時進行的自診斷測試進行說明。
[0039]首先，根據示出測試模式的邏輯電平I的測試信號TST，測試數據生成部516在測試周期Tcl中生成示出[55AA]h的測試數據TEO?TE15，將它們經測試周期Tcl的寫入期間WP在數據總線DBS上送出。在這樣的測試周期Tcl的寫入期間WP，比特一致判定部500?515根據示出禁用測試讀出的邏輯電平O的測試讀出信號TRE，將示出[55AA]h的測試數據TEO?TE15作為數據GAO?GA15和GBO?GB15供給到RW放大器8A和8B。此外，在供給示出測試模式的邏輯電平I的測試信號TST的期間，選擇器520和521將應該將RW放大器8A和8B都設定為啟用狀態的邏輯電平I的啟用信號ENl和EN2供給到這些RW放大器8A和8B。因而，在測試周期Tcl的寫入期間WP，都示出[55AA]h的數據GAO?GA15和GBO?GB15被同時供給到存儲器單元陣列部3A和3B。此外，根據示出測試模式的邏輯電平I的測試信號TST，存儲器單元驅動部2將按照應該在存儲器單元陣列部3A和3B的各存儲器碼中依次寫入測試數據、依次讀出所寫入的測試數據的測試順序的存儲器驅動信號供給到存儲器單元陣列部3A和3B。
[0040]例如，在圖3所示的測試周期Tcl的寫入期間WP，存儲器單元驅動部2將應該對存儲器單元陣列部3A和3B各自的各存儲器碼依次寫入數據的寫入驅動信號供給到存儲器單元陣列部3A和3B。由此，如圖3所示，分別在存儲器單元陣列部3A和3B中同時寫入示出[55AA]h的測試數據。此時，期望值寄存器517導入示出[55AA]h的測試數據TEO?TE15而進行存儲，將它們作為期望值數據EO?E15供給到比特一致判定部500?515。接下來，在測試周期Tcl的讀出期間RP，存儲器單元驅動部2將應該從存儲器單元陣列部3A和3B各自的各存儲器碼依次讀出數據的讀出驅動信號供給到存儲器單元陣列部3A和3B。由此，分別從存儲器單元陣列部3A和3B同時進行數據的讀出。因而，從存儲器單元陣列部3A讀出的數據DAO?DA15經由RW放大器8A作為數據GAO?GA15供給到比特一致判定部500?515，同時，從存儲器單元陣列部3B讀出的數據DBO?DB15經由RW放大器8B作為數據GBO?GB15供給到比特一致判定部500?515。此時，在讀出期間RP，比特一致判定部500?515根據邏輯電平I的測試讀出信號TRE，經由數據中繼開關51和52導入從存儲器單元陣列部3A讀出的數據GAO?GA15和從存儲器單元陣列部3B讀出的數據GBO?GB15，作為測試讀出數據YAO?YA15和YBO?YB15。
[0041]然後，比特一致判定部500?515通過一致電路53來判定存儲在期望值寄存器517的期望值數據EO?E15與測試讀出數據YAO?YA15是否一致，並且通過一致電路54來判定上述期望值數據EO?E15與測試讀出數據YBO?YB15是否一致。此時，只有在期望值數據EO?E15與測試讀出數據YAO?YA15 —致而且期望值數據EO?E15與讀出數據YBO?YB15 —致的情況下，如圖3所示的示出「良好」的邏輯電平I的測試結果信號TOUT才經由與門55和與門518送出到測試結果輸出開關4。另外，在供給示出測試模式的邏輯電平I的測試信號TES的期間，測試結果輸出開關4經由外部端子PDd將測試結果信號TOUT輸出到外部。
[0042]總之，測試電路5和存儲器單元驅動部2首先使自身產生的測試數據TEO?TE15同時寫入到存儲器單元陣列部3A和3B這雙方。然後，測試電路5分別從存儲器單元陣列部3A和3B同時進行數據的讀出，判定讀出的測試讀出數據YAO?YA15和YBO?YB15的每一個與期望值數據EO?E15是否一致。此時，測試電路5在測試讀出數據YAO?YA15和YBO?YB15都與期望值數據EO?E15相等的情況下送出示出「良好」的測試結果信號TOUT，另一方面，在測試讀出數據YAO?YA15和YBO?YB15中的一方與期望值數據EO?E15不同的情況下，送出示出「不良」的測試結果信號TOUT。
[0043]因而，在測試器(未圖示)側，能通過監視從半導體存儲器10的外部端子PDd送出的測試結果信號TOUT，從而對成為測試對象的半導體存儲器10進行良品不良品的判定。
[0044]進而，在如圖2所示的測試電路5中，在測試模式時，使測試數據同時寫入到兩個存儲器單元陣列部3A和3B，並且分別從這兩個存儲器單元陣列部3A和3B同時讀出上述的測試數據而同時進行各測試數據與期望值數據的一致判定。
[0045]因而，在由寫入期間WP和讀出期間RP構成的I個測試周期Tc中對兩個存儲器單元陣列部3A和3B同時進行測試，因此，能使測試時間縮短。
[0046]另外，雖然在上述實施例中，示出了在同時對兩個存儲器單元陣列部3A和3B實施測試的情況下完成的結構，但是，即使對分別具備數據讀出和寫入用的埠的3個以上的多個存儲器單元陣列部，也可以同樣地同時進行如上所述的寫入、讀出以及一致判定。此時，在對N個(N是2以上的整數)以上的存儲器單元陣列部同時進行寫入、讀出以及一致判定的情況下，按各存儲器單元陣列部的每一個設置RW放大器。此外，雖然在上述實施例中，測試數據、期望值數據以及讀出數據的分別是16比特的數據片，但是，各數據的比特長也可以是2比特以上，即，可以是η比特(η是2以上的整數)。
[0047]總之，在本發明中，在測試模式時，測試數據生成部(516)在由寫入期間(WP)和讀出期間(RP)構成的每個測試周期(Tc)生成測試數據片(TE)。此外，期望值寄存器(517)導入該測試數據片而進行存儲，作為期望值數據片(E)送出。在此，存儲器單元驅動部(2)在寫入期間將使數據寫入的寫入驅動信號供給到多個存儲器單元陣列部(3Α、3Β)，在讀出期間將讀出數據的讀出驅動信號供給到多個存儲器單元陣列部。此時，數據中繼開關(51、52)在這樣的寫入期間將測試數據片供給到多個存儲器單元陣列部的每一個，另一方面，在讀出期間個別地導入從多個存儲器單元陣列部的每一個讀出的每個讀出數據片(ΥΑ、ΥΒ)而進行輸出。而且，判定部(53?55、518)判定由上述數據中繼開關導入的每個讀出數據片與期望值數據片是否一致，將該判定結果作為測試結果信號(TOUT)生成。
[0048]根據這樣的結構，因為在I個測試周期中對多個存儲器單元陣列部同時進行測試，所以可謀求測試時間的縮短。
[0049]此外，雖然在上述的實施例中，經由數據總線DBS將測試寫入用的測試數據TEO?TE15供給到比特一致判定部500?515，但是，也可以經由在數據總線DBS之外另外設置的測試數據總線將測試數據TEO?TE15供給到比特一致判定部500?515。
[0050]圖4是示出鑑於這樣的方面而完成的測試電路5的其它內部結構的框圖。另外，在圖4所示的結構中，在圖2所示的結構中追加了由傳送16比特的量的數據的16根線構成的測試數據總線TBS。但是，在圖4所示的結構中，測試數據生成部516經由測試數據總線TBS將生成的測試數據TEO?TE15供給到比特一致判定部500?515各自的數據中繼開關51和52。進而，在圖4所示的結構中，經由測試數據總線TBS將從比特一致判定部500?515各自的與門55送出的比特一致判定信號CMO?CM15供給到與門518。
[0051]像這樣，在圖2或圖4所示的結構中，測試數據生成部(516)經由由η根線構成的數據總線(DBS或TBS)將由第I?第η比特構成的測試數據片(TE)供給到數據中繼開關(51、52)。此時，判定部(53?55、518)的一致電路(500?515各自的53和54)通過對相同比特位彼此進行從各存儲器單元陣列部(3Α、3Β)讀出的讀出數據片(ΥΑ、ΥΒ)與期望值數據片(E)是否一致的一致判定，從而按第I?第η的各比特位的每一個生成示出一致判定的結果的一致判定信號(Ca、Cb)。此時，第I邏輯門(500?515各自的55)對與每個存儲器單元陣列部對應的一致判定信號對同一比特位彼此求取邏輯與，將按各比特位的每一個示出邏輯與的結果的比特一致判定信號(CM0?CM15)送出到數據總線(DBS或TBS)。這樣，連接到這樣的數據總線上的第2邏輯門(518)求取在數據總線上送出的η比特的量的比特一致判定信號的邏輯與，將該邏輯與結果作為測試結果信號(TOUT)生成。
[0052]根據這樣的結構，在按各比特的每一個設置的一致電路(53、54)和第2邏輯門(55)中得到的η比特的量的一致判定信號(CM0?CM15)經由還擔任測試數據片(TE)的傳送的數據總線供給到單一的第2邏輯門(518)。因而，因為第2邏輯門(518)只要配置在沿數據總線的任一位置即可，所以在晶片內的配置的自由度變高，能進行高集成化。
[0053]圖5是示出圖4所示的測試電路5的內部結構的變形例的框圖。另外，在圖5所示的結構中，除以下方面以外，所使用的各模塊與圖4所示的相同，S卩，採用測試數據生成部526代替圖4所示的測試數據生成部516，採用期望值寄存器527代替期望值寄存器517，採用進行4比特的量的數據傳送的由4根線構成的測試數據總線TBSa代替16比特的測試數據總線TBS。
[0054]在圖5中，當測試信號TST從示出常規模式的邏輯電平O轉變為示出測試模式的邏輯電平I時，測試數據生成部526生成4比特的測試數據TEO?ΤΕ3，將它們在測試數據總線TBSa上送出。此時，測試數據生成部526經由測試數據總線TBSa將測試數據TEO?ΤΕ3中的TEO供給到比特一致判定部500?503的每一個，經由測試數據總線TBSa將TEl供給到比特一致判定部504?507的每一個。此外，測試數據生成部526經由測試數據總線TBSa將測試數據TEO?ΤΕ3中的ΤΕ2供給到比特一致判定部508?511的每一個，經由測試數據總線TBSa將ΤΕ3供給到比特一致判定部512?515的每一個。進而，測試數據生成部526將這些測試數據TEO?ΤΕ3供給到期望值寄存器527。期望值寄存器527導入4比特的測試數據TEO?ΤΕ3進行存儲，將這些期望值數據EO?Ε3供給到比特一致判定部500?515。即，期望值寄存器527將期望值數據EO供給到比特一致判定部500?503的每一個，將期望值數據El供給到比特一致判定部504?507的每一個。此外，期望值寄存器527將期望值數據Ε2供給到比特一致判定部508?511的每一個，將期望值數據Ε3供給到比特一致判定部512?515的每一個。進而，在圖5所示的結構中，經由數據總線DBS將從比特一致判定部500?515各自的與門55送出的比特一致判定信號CMO?CMl5供給到與門518。
[0055]因而，雖然根據圖5所示的結構，寫入到存儲器單元陣列部3Α和3Β的測試數據的式樣限定於16種，但是，測試數據總線TBSa的線數為4比特的量的4根。進而，在測試數據生成部526和期望值寄存器527中處理的比特數為4比特。因而，根據這樣的結構，與如圖4所示的、採用了具有16比特的量的16根線數的測試數據總線TBS、處理16比特的量的數據的測試數據生成部516和期望值寄存器517的測試電路5相比，能縮小裝置規模。
[0056]另外，雖然在圖5所示的一個例子中，將測試數據片的比特數設為比作為讀出或寫入數據片的比特數的16比特小的4比特，經由由4根線構成的數據總線(TBSa)供給到與16比特的各比特對應的數據中繼開關(51、52)的每一個，但是，該比特數不限定於4比特。總之，只要是經由由P根線構成的數據總線將由第I?第P比特(P是n/2以下的整數)構成的測試數據片供給到數據中繼開關這樣的結構即可。
[0057]附圖標記說明 2:存儲器單元驅動部；
3A、3B:存儲器單元陣列部；
5:測試電路；
500?515:比特一致判定電路；
51、52:數據中繼開關；
516:測試數據生成部；
517:期望值寄存器；
518:與門。
【權利要求】
1.一種半導體裝置，包括:多個存儲器單元陣列部；以及測試電路部，對所述存儲器單元陣列部實施自診斷測試，所述半導體裝置的特徵在於， 所述測試電路部具有: 測試數據生成部，在由寫入期間和讀出期間構成的每個測試周期生成測試數據片； 期望值寄存器，導入所述測試數據片進行存儲，將其作為期望值數據片送出； 存儲器單元驅動部，在所述寫入期間將使數據寫入的寫入驅動信號供給到多個所述存儲器單元陣列部，在所述讀出期間將讀出數據的讀出驅動信號供給到多個所述存儲器單元陣列部； 數據中繼開關，在所述測試周期的所述寫入期間將所述測試數據片供給到多個所述存儲器單元陣列部的每一個，另一方面，在所述讀出期間導入從多個所述存儲器單元陣列部的每一個讀出的每個讀出數據片而進行輸出；以及 判定部，判定從所述數據中繼開關輸出的每個所述讀出數據片與所述期望值數據片是否一致，生成示出該判定結果的測試結果信號。
2.根據權利要求1所述的半導體裝置，其特徵在於， 所述測試數據片、所述期望值數據片、以及所述讀出數據片的每一個是由第I?第η比特構成的數據片，其中，η是2以上的整數， 所述測試數據生成部經由由η根線構成的數據總線將所述測試數據片中的第I?第η比特供給到所述數據中繼開關， 所述判定部包括: 一致電路，通過對同一比特位彼此進行所述讀出數據片與所述期望值數據片是否一致的一致判定，從而按第I?第η的各比特位的每一個生成示出一致判定的結果的一致判定信號; 第I邏輯門，對與多個所述存儲器單元陣列部的每一個對應的多個所述一致判定信號，對同一比特位彼此求取邏輯與，將按各比特位的每一個示出所述邏輯與的結果的第I?第η比特一致判定信號送出到所述數據總線；以及 第2邏輯門，求取所述數據總線上的所述第I?第η比特一致判定信號的邏輯與，將該邏輯與結果作為所述測試結果信號生成。
3.根據權利要求1所述的半導體裝置，其特徵在於， 所述期望值數據片和所述讀出數據片的每一個是由第I?第η比特構成的數據片，其中，η是2以上的整數， 所述測試數據生成部生成由第I?第P比特構成的所述測試數據片，經由由P根線構成的數據總線將該測試數據片供給到所述數據中繼開關，其中，P是η/2以下的整數。
4.一種半導體裝置的測試方法，在包括多個存儲器單元陣列部的半導體裝置的內部對所述存儲器單元陣列部實施自診斷測試，其特徵在於， 在由寫入期間和讀出期間構成的每個測試周期生成測試數據片，並且將所述測試數據片作為期望值數據片生成， 在所述測試周期的所述寫入期間將所述測試數據片同時寫入到多個所述存儲器單元陣列部的每一個， 在所述讀出期間從多個所述存儲器單元陣列部的每一個同時進行所述測試數據片的讀出而分別得到讀出數據片，生成示出每個所述讀出數據片與所述期望值數據片是否一致的測試結果信號。
【文檔編號】G11C29/12GK104299653SQ201410338473
【公開日】2015年1月21日 申請日期:2014年7月16日 優先權日:2013年7月16日
【發明者】田邊哲也, 宮崎真裕 申請人:拉碧斯半導體株式會社