半導體裝置以及數據讀取方法
2023-04-28 03:54:26 1
半導體裝置以及數據讀取方法
【專利摘要】本發明涉及半導體裝置以及數據讀取方法，該半導體裝置包括：存儲器陣列，其被設置為使得位線對在列方向上布置在多個列中並且該位線對連接至一個數據閂鎖電路，其中多個存儲器單元連接至該位線對；預充電電路，其阻止在多個位線對當中的、由列地址信號選擇的位線對的預充電並且將除由列地址信號選擇的位線對之外的位線對預充電；以及數據閂鎖電路，其基於第一位線和第二位線的電勢從存儲器陣列輸出讀取數據，其中第一位線構成第一位線對，並且第二位線構成第二位線對。
【專利說明】半導體裝置以及數據讀取方法
[0001]相關申請交叉引用
[0002]本申請基於2013年7月31日提交的日本專利申請N0.2013-159414並要求其優先權，在此併入其全部內容作為參考。
【技術領域】
[0003]本發明涉及一種半導體裝置以及數據讀取方法。
【背景技術】
[0004]在微型計算機以及SOC (晶片上系統)中，已經廣泛應用內置SRAM (靜態隨機存取存儲器)。這種SRAM通常採用通過反相器等處理位線振幅的電路作為從存儲器陣列的讀取控制電路，而不是採用讀出放大器。使用反相器的讀取控制電路(讀取控制電路也被稱為數據閂鎖電路)包括比讀出放大器更少數量的元件，並且因此可以減小電路面積。不使用讀出放大器的構造實例例如公開在日本未審專利申請公布N0.H10-340584, 2000-207886, 2004-318970 以及 2012-43502。
[0005]在這種SRAM構造(反相器等用作讀取控制電路的構造)中，考慮到SRAM宏的縱橫比調整、I/O單元的布局能力以及最大位線長度之間的關係，存儲器陣列被構造為使得存儲器單元在列方向上布置。更具體地，這種SRAM具有在列方向上布置的多個位線對連接至同一讀取控制電路的構造。因此，SRAM宏包括列切換電路，其切換要被選擇用於I/O單元中的讀取控制電路和數據寫入電路中的每一個的位線。SRAM宏包括時序發生電路，其產生各種控制信號(地址預解碼信號，列地址信號，寫入地址信號，讀取使能信號以及寫入使能信號)。時序發生電路將列地址信號供應至全部列切換電路。
【發明內容】
[0006]如上所述，在使用反相器等作為讀取控制電路的SRAM構造中，所包括的列切換電路對應於讀取控制電路和數據寫入電路中的每一個。本發明人已經發現的問題是因為包括對應於讀取控制電路和數據寫入電路中的每一個的列切換電路，元件的數量會增加。
[0007]將從本發明的說明書和附圖的說明使其他問題和新特徵顯而易見。
[0008]根據一個方面，半導體裝置包括設置為使得位線對在列方向上布置在多個列中，並且多個列中的位線對連接至一個數據閂鎖電路的存儲器陣列，其中多個存儲器單元連接至位線對，半導體裝置阻止由列地址信號選擇的位線對的預充電，並且基於構成布置在列方向上的多個位線對的相應位線的電勢，輸出來自存儲器陣列的讀取數據。
[0009]根據上述方面，能由少量元件從存儲器陣列讀取數據。
【專利附圖】
【附圖說明】
[0010]將從結合附圖的某些實施例的以下說明使得上述和其他方面，優點和特徵變得更加顯而易見，其中:
[0011]圖1是示出根據第一實施例的半導體裝置I的構造的框圖；
[0012]圖2是示出根據第一實施例的存儲器陣列30的邏輯地址空間中的構造的示意圖；
[0013]圖3是示出根據第一實施例的存儲器陣列30的物理布置的示意圖；
[0014]圖4是示出根據第一實施例的存儲器單元的構造實例的示意圖；
[0015]圖5是不出根據第一實施例的預充電電路40,寫入驅動器50以及列切換電路60的詳細構造的框圖；
[0016]圖6是示出根據第一實施例的數據閂鎖電路70的構造的框圖；
[0017]圖7是示出根據第一實施例的半導體裝置I的讀取處理的時序圖；
[0018]圖8是示出根據第二實施例的半導體裝置I的構造的框圖；
[0019]圖9是示出根據第二實施例的半導體裝置的布局構造的示意圖；
[0020]圖10是示出根據另一實施例的預充電電路40，寫入驅動器50以及列切換電路60的詳細構造的框圖；以及
[0021]圖11是示出根據其他實施例的數據閂鎖電路70的構造的框圖。
【具體實施方式】
[0022]第一實施例
[0023]以下將參考附圖詳細解釋根據第一實施例的半導體裝置。圖1示出根據第一實施例的半導體裝置I的構造。半導體裝置I例如是SRAM(靜態隨機存取存儲器)電路。注意到目標SRAM也可以是單埠 SRAM電路或者多埠 SRAM電路。
[0024]半導體裝置I包括時序發生電路10、字線驅動器20、存儲器陣列30、預充電電路40-1至40-4、寫入驅動器50-1和50-2、列切換電路60-1和60_2、數據閂鎖電路70-1和70-2以及非電路80。在以下說明中，具有基本上相同部件的電路應使用表示(例如預充電電路40-1和40-2)，而在適用於具有基本上相同部件的那些電路的說明中，電路應不使用來表示(例如預充電電路40)。
[0025]存儲器陣列30包括以矩陣集成並布置的多個存儲器單元(圖1中未示出)。參考圖2和3說明邏輯地址空間中的存儲器陣列30的構造和物理布置構造。
[0026]圖2是示出邏輯地址空間中的存儲器陣列30的構造的示意圖。在本實例中，假設二位長度數據存儲至各個地址。地址的位長度是四位，其中前三位構成行地址且最後一位構成列地址。
[0027]圖3是示出存儲器陣列30的物理布置的示意圖。存儲器陣列30包括連接至位線對的多個存儲器單元(在圖3的情況下，存儲器Cl至C24)。在附圖中，連同相應存儲器單元說明地址(例如「0000」)。注意到圖3中的存儲器單元的布置僅僅是實例，並且存儲器陣列30中保持的存儲器單元的數量可以是任何數量。圖4示出顯示存儲器單元之一的構造的一個實例。
[0028]如圖4中所示，各個存儲器單元包括構成閂鎖電路的兩個反相器(第一反相器和第二反相器)以及兩個存取MOS電晶體(為NMOS的麗3和MN4)。第一反相器包括驅動電晶體麗I和負載電晶體MPl。第二反相器包括驅動電晶體麗2和負載電晶體MP2。
[0029]第一反相器和第二反相器的輸入和輸出彼此連接。第一存儲器節點NODl連接至麗3的第一端子。第二存儲器節點N0D2連接至MN4的第一端子。麗3的柵極連接至字線WL。MN4的柵極連接至字線WL。MN3的第二端子連接至位線BL。MN4的第二端子連接至位線 /BL0
[0030]MPl的源極連接至電源端子VDD，並且MPl的漏極連接至第一存儲器節點NODl JP2的源極連接至電源端子VDD，並且MP2的漏極連接至第二存儲器節點N0D2。MNl的源極連接至GND，並且麗I的漏極連接至第一存儲器節點NODl。麗2的源極連接至GND，並且麗2的漏極連接至第二存儲器節點N0D2。注意到圖4中所示的構造是存儲器單元的一個實例，並且存儲器單元可以具有其他構造。
[0031]再次參考圖3。多個位線對(BL0-/BL0至BL3-/BL3)布置在存儲器陣列30內部。此外，多個字線(WLO至WL5)設置在存儲器陣列30內部。注意到在以下說明中，附圖中所示的由BLO和/BLO構成的位線對也可以稱為位線對O。由BL1-/BL1至BL3-/BL3構成的位線對應當與位線對O類似的方式指代。
[0032]存儲器單元Cl至C24中的每一個都保持一位數據。例如，存儲器單元Cl保持具有地址「0000」的第O位數據。存儲器單元C13保持具有地址「0000」的第I位數據。因此，當存在對地址「0000」的讀取訪問時，輸出保持在存儲器單元Cl和C13中的數據。
[0033]參考圖1和3，多個存儲器單元連接至個位線對中的每一個(例如存儲器單元Cl、C3、C5、C7、C9和Cll連接至位線對O)。而且，多個位線對連接至同一數據閂鎖電路70_1 (位線對O (第一位線對)以及位線對I (第二位線對))，並且位線對中的每一個連接至表示相同位的存儲器單元。例如，位線對O和位線對I連接至保持第O位數據的存儲器單元。換言之，連接至保持相同位(第O位)數據的存儲器單元Cl至C12的位線對在列方向上布置在多個列中，並且那些位線對連接至同一數據閂鎖電路70-1。存儲器單元C13至C24、位線對3和4以及數據閂鎖電路70-2之間的連接關係類似於上述說明的一個實例。
[0034]再次參考圖1，時鐘信號(CLK)、地址信號(Adr)以及讀/寫(R/W)切換信號被輸入至時序發生電路10。響應於那些信號，時序發生電路10輸出讀取使能信號、寫入使能信號、列地址信號、地址預解碼信號以及複製位線信號。
[0035]地址信號表示要被訪問的地址。讀/寫切換信號是用於切換是否從存儲器陣列30讀取或寫入存儲器陣列30的信號。即，讀/寫切換信號被認為是用於讀取的請求信號(讀取請求信號)以及用於寫入的請求信號(寫入請求信號)。時序發生電路10根據讀/寫切換信號切換讀取使能信號和寫入使能信號的值。在讀取使能信號是高電平時，讀取使能信號指示讀取。類似地，當寫入使能信號是高電平時，寫入使能信號指示寫入。
[0036]列地址信號是表示哪列要被訪問的信號並基於地址信號而產生。地址預解碼信號是表示哪個字(行)要被訪問並基於地址信號而產生的信號。
[0037]複製位線信號是用於進行調整以便使讀取處理等待直至完成由預充電電路40的預充電的信號。時序發生電路10在輸入指示讀取的讀/寫切換信號時在迴路布線上輸出複製位線信號。時序發生電路10在已經輸出的複製位線信號返回(輸入)至時序發生電路10之後將讀取使能信號的值切換為高電平。
[0038]字線驅動器20內部包括對應於字線中的每一個的電路。字線驅動器20根據地址預解碼信號驅動字線WLO至WLn中的任一個並訪問已選擇的存儲器單元列。
[0039]預充電電路(40-1至40-4)阻止由列地址信號表示的位線對被預充電，並且對除由列地址信號表示的位線對之外的位線對預充電。在例如訪問連接至位線對O的存儲器單元Cl的情況下，預充電電路40-1阻止預充電，而預充電電路40-2繼續預充電。執行這種操作以便改善非選擇列中的存儲器單元的穩定性並避免恢復預充電時的浪湧電流。隨後，非選擇列的位線對將變成高電平。同時，對於選擇列的位線對來說，位線中的一個變成高電平，並且其他位線變成高電平。根據要被讀取和寫入的存儲器單元中保持的值來改變在位線對之間哪一個位線變成高電平。在本實例中，當預充電電路40-1阻止預充電，並且目標存儲器單元保持數據「O」時，BLO變成高電平並且/BLO變成高電平。同時，當目標存儲器單元保持數據「I」時，BLO變成高電平並且/BLO變成高電平。BL1-/BL1至BL3-/BL3以與BL0-/BL0類似的方式改變。將在下文參考圖5說明預充電電路40的具體構造。
[0040]要被寫入的數據、列地址信號以及寫入使能信號被輸入至寫入驅動器50。當寫入使能信號是高電平時，寫入驅動器50在由列地址信號表示的列上執行寫入處理。參考圖5說明寫入驅動器50的一個具體構造實例。
[0041]列地址信號和寫入使能信號被輸入至列切換電路60。當寫入使能信號是高電平時，列切換電路60在由列地址信號表示的列中寫入數據。參考圖5說明列切換電路60的一個具體構造實例。
[0042]數據閂鎖電路70連接至在列方向上布置在多個列中的位線對。例如，數據閂鎖電路70-1連接至位線對O (具體地，構成位線對O的位線BL0)以及位線對I (具體地，構成位線對I的位線BL1)。當讀取使能信號變成高電平時，數據閂鎖電路70基於所連接的位線對的電勢讀取數據。例如，數據閂鎖電路70-1根據位線BLO和位線BLl的電勢輸出所需存儲器單元中的數據。換言之，數據閂鎖電路70在不使用列地址信號的情況下讀取數據。參考圖6說明數據閂鎖電路70的一個具體構造實例。
[0043]隨後，參考圖5說明預充電電路40等的具體構造。圖5是不出預充電電路40、與入驅動器50以及列切換電路60的具體構造的框圖。寫入驅動器50-1包括閂鎖電路501以及非電路502至504。
[0044]閂鎖電路501將來自外部電路的輸入數據供應至非電路502和504。非電路504將來自閂鎖電路501的輸入數據反相併將反相數據供應至NMOS 602和604。非電路503將來自閂鎖電路501的輸入數據供應至NMOS 601和603。
[0045]列切換電路60-1包括NMOS 601和602。NMOS 601設置在非電路503的輸出和預充電電路40-1內部的節點N3之間。NMOS 602設置在非電路504的輸出和預充電電路40_1內部的節點N4之間。寫入使能信號和列地址信號輸入至NMOS 601的柵極以及NMOS 602的柵極。
[0046]類似地，列切換電路60-2包括NMOS 603和604。NMOS 603設置在非電路503的輸出和預充電電路40-2內部的節點N5之間。NM0S604設置在非電路504的輸出和預充電電路40-2內部的節點N6之間。寫入使能信號和列地址信號供應至NMOS 603的柵極以及NMOS 604的柵極。
[0047]當寫入使能信號是高電平時，NMOS 601至604根據列地址信號值被導通或截止。當NMOS 601和602導通時，NMOS 603和604截止，而當NMOS 601和602截止時，NMOS 603和604導通。
[0048]預充電電路40-1包括PMOS 401至403。PMOS 401設置在節點N3和電源端子VDD之間。PMOS 402設置在位線BLO和位線/BLO之間。PMOS 403設置在節點N4和電源端子VDD之間。列地址信號供應至PMOS 401至403的柵極。
[0049]PMOS 401至403如圖中所示布置，使得當列地址信號具有用於選擇位線對(BL0以及/BL0)的值(高電平)時，預充電電路40-1以阻止位線對(BL0以及/BL0)的預充電的方式操作。即，當列地址信號具有用於選擇位線對O的值時，BLO的電勢不同於/BLO的電勢。構成位線對的位線之間哪個位線的電勢變成高電平根據連接至BLO以及/BLO的存儲器單元的值改變。
[0050]預充電電路40-2包括PMOS 404至406。PMOS 404設置在節點N5和電源端子VDD之間。PMOS 405設置在位線BLl和位線/BLl之間。PMOS 406設置在節點N6和電源端子VDD之間。列地址信號供應至PMOS 404至406的柵極。
[0051]因為PMOS 404至406如圖中設置，因此當列地址信號具有用於選擇位線對(BLl和/BLl)的值(即高電平)時，預充電電路40-2以阻止位線對I (BLl和/BLl)預充電的方式操作。
[0052]隨後，參考圖6說明數據閂鎖電路70的構造。雖然圖6是僅示出數據閂鎖電路70-1的構造的框圖，但是數據閂鎖電路70-2具有類似於數據閂鎖電路70-1的構造。首先，將給出數據閂鎖電路70的操作概況。如上所述，預充電電路40-1阻止連接至所選列的位線對的預充電，同時持續為除連接至所選列的位線對之外的位線對預充電。例如，當阻止位線對O的預充電時，位線對I將持續處於預充電狀態。換言之，節點N2(位線BLl)的電勢將一直處於高電平，並且節點NI (位線BL0)的電勢將根據要被訪問的存儲器單元中保持的數據而處於高電平或低電平。數據閂鎖電路70-1利用節點NI和N2的電勢輸出要通過邏輯操作而被訪問的存儲器單元中保持的數據。
[0053]以下，將說明數據閂鎖電路70-1的具體構造。數據閂鎖電路70-1包括非電路701、NMOS 702、NMOS 703、PMOS 704、PMOS 705、非電路 706、非電路 707 以及與非門 710。與非門 710 包括 NMOS 711 至 713 以及 PMOS 714 至 716。
[0054]NMOS 720設置在GND和NMOS 703之間。NMOS 702的柵極連接至非電路706的輸出。NMOS 703設置在NMOS 702和PMOS 704之間。由於NMOS 703的柵極連接至非電路710的輸出，因此當讀取使能信號是低電平時，NMOS 703導通。PMOS 704設置在NMOS 703和PMOS 705之間。由於PMOS 704的柵極連接至讀取使能信號，因此當讀取使能信號是低電平時，PMOS 703導通。PMOS 705設置在PM0S704和電源端子VDD之間。PMOS 705的柵極連接至非電路706的輸出。
[0055]非電路706反相與非門710的輸出並將反相值供應至NMOS 702的柵極以及PMOS705的柵極。非電路707反相與非門710的輸出，讀取反相值，並將反相值作為數據供應至外部電路。
[0056]與非門710通過來自節點NI和N2的輸入(即位線BLO的電勢以及位線BLl的電勢)計算與非值，並將與非值供應至非電路706和707。圖6中所示的與非門710的構造是輸出與非值的一個實例。將詳細說明與非門710的一個實例。
[0057]NMOS 711設置在GND和NMOS 712之間。由於NMOS 711的柵極連接至節點NI，因此當節點NI的電勢變成高電平時，NMOS 711導通。NMOS 712設置在NMOS 711和NMOS 713之間。由於NMOS 712的柵極連接至節點N2，因此當節點NI的電勢變成高電平時，NMOS 712導通。
[0058]NMOS 713 設置在 NMOS 712 和 PMOS 714 之間。連接至 NM0S713 和 PMOS 714 的節點N7連接至非電路706的輸入以及非電路707的輸入。由於讀取使能信號輸入至NMOS 713的柵極，因此當讀取使能信號是高電平時，NMOS 713導通。
[0059]PMOS 714連接在NMOS 713和PMOS 715以及PMOS 716之間。由於讀取使能信號的反相信號供應至PMOS 714的柵極，因此當讀取使能信號變成高電平時，PMOS 715導通。
[0060]PMOS 715設置在PMOS 714和PMOS 716以及電源端子VDD之間。由於PMOS 715的柵極連接至節點N2，因此當節點N2是低電平時，PMOS 715導通。
[0061]PMOS 716設置在PMOS 714和PMOS 715以及電源端子VDD之間。由於PMOS 716的柵極連接至節點NI，因此當節點NI是低電平時，PMOS 716導通。
[0062]以下，參考圖7的時序圖，說明從列地址=O的存儲器單元讀取數據的情況下的操作的一種解釋。時鐘信號在定時Tl上升。響應於此，將要被選擇的字線轉變為高電平。而且，選擇側的列地址信號O轉變為高電平。非選擇側的列地址信號I仍然保持在低電平。
[0063]由於列選擇信號O變成高電平，因此預充電電路40-1阻止預充電。即，預充電電路40-1執行控制使得構成位線對O的BLO和/BLO的電勢之一變成低電平。同時，由於列選擇信號I仍然處於低電平，因此預充電電路40-2持續預充電操作。
[0064]時序發生電路10在定時T2將讀取使能信號切換為高電平，定時T2是定時Tl時輸出的複製位線信號返回(輸入)至時序發生電路10時的定時。
[0065]數據閂鎖電路70-1在定時T3執行讀取處理，定時T3是讀取使能信號變成高電平之後的定時。當數據讀取完成時，列地址信號O和讀取使能信號轉變為低電平。
[0066]以下說明根據本實施例的半導體裝置I的優點。根據本實施例的半導體裝置I僅阻止所選位線對的預充電。因為僅阻止將被選擇的位線對的預充電，因此能實現諸如改善存儲器單元的穩定性以及避免浪湧電流的優點。而且，由於僅阻止將被讀取的位線對的預充電，因此沒有被讀取的位線對的電勢保持相同，並且僅構成要被讀取的位線對的一個位線的電勢發生改變。這是根據要被讀取的數據(位值)確定位線對之間哪個位線的電勢改變的情況。即，通過參考位線的電勢的改變，能夠知道將要讀取的數據。利用這種特性，數據閂鎖電路70利用位線對的電勢執行邏輯操作(與非)，由此輸出讀取數據。換言之，數據閂鎖電路70在不利用列地址信號的情況下讀取數據。因此，根據本實施例的半導體裝置I的構造無需處理列地址信號的電路，由此能夠減少電路元件數量。
[0067]第二實施例
[0068]根據本實施例的半導體裝置I的特徵在於數據閂鎖電路70和寫入驅動器50分開設置。在下文說明第二實施例的半導體裝置I和第一實施例的半導體裝置I之間的不同。注意到在附圖中，除非另外說明，否則由與第一實施例中相同名稱和數字表示的處理單元(電路)對應於第一實施例中的處理單元。
[0069]圖8是示出根據本實施例的半導體裝置I的構造的框圖。如圖8中所示，數據閂鎖電路70和寫入驅動器50設置為夾著存儲器陣列30。
[0070]當產生讀取請求時，時序發生電路10將複製位線信號供應至讀取控制電路90。在供應複製位線信號之後，讀取控制電路90將讀取使能信號轉變成高電平並將讀取使能信號供應至數據閂鎖電路70-1和70-2。
[0071]如圖中所示，優選寫入驅動器50設置為物理上靠近時序發生電路10 (即，附圖中的下部)。換言之，優選將時序發生電路10連接至最靠近的寫入驅動器50(附圖中的寫入驅動器50-1)的布線長度構造為比將時序發生電路10連接至讀取控制電路90的布線長度小。在下文說明這種構造的原因。
[0072]在存儲器陣列30中寫入的情況下，希望立即執行寫入處理。同時，在從存儲器陣列30讀取的情況下，由於阻止預充電，因此在讀取之前需要等待直至位線對之間的位線之一變成高電平且另一位線變成低電平。通過上述布置(寫入驅動器50設置為物理上更靠近時序發生電路10)，能即時寫入並調整讀取的時序。
[0073]注意到將讀取控制電路90連接至時序發生電路10的布線長度(即複製位線信號路徑)是產生對應於從預充電阻止開始直至結束(直至一個位線的電勢切換為低電平)的時間的延遲的布線長度。以此方式，調整讀取時序。
[0074]圖9是當圖8中所示的電路構造被布置在晶片上時的布局圖像。如圖9中所示，數據閂鎖電路70和寫入驅動器50等布置為夾著存儲器陣列30。注意到圖9是示出布局的布置的示意圖，並且圖9中區域的尺寸不表示該區域的物理尺寸。
[0075]以下說明根據本實施例的半導體裝置I的優點。在第一實施例的構造中，數據閂鎖電路70和寫入驅動器50布置在存儲器陣列30的圖示的下部。因此，輸入和輸出端子聚集在存儲器陣列30的下部區域中，即，存儲器陣列30的區域的一部分附近。
[0076]同時，在根據本實施例的半導體裝置I中，如圖8和9中所示，數據閂鎖電路70和測試驅動器50布置為夾著存儲器陣列30。以此方式，輸入和輸出端子分布在存儲器陣列30的上下區域中，由此改善布線靈活性。
[0077]其他實施例
[0078]上述半導體裝置I例如可以具有圖10或11中所示的構造。圖10和11示出預充電電路40執行所謂的行預充電的構造。在這種情況下，圖4中所示的存儲器單元的兩個存取MOS電晶體(MN3和MN4)變為PMOS。以下說明本實施例和第一實施例之間的不同。
[0079]圖10是示出預充電電路40、寫入驅動器50以及列切換電路60的變型例的示意圖。與圖5的構造不同，列切換電路60-1由PMOS 605和PMOS 606構成。類似地，列切換電路60-2由PMOS 607和PMOS 608構成。寫入使能信號的反相信號以及列地址信號的反相信號輸入至PMOS 605至608的柵極。
[0080]與圖5的構造不同。預充電電路40-1由NMOS 407至409構成。類似地，與圖5的構造不同，預充電電路40-2由NMOS 410至412構成。列地址信號的反相信號輸入至NMOS407至412的柵極。
[0081]即使藉助這種構造，也能僅阻止連接至數據閂鎖電路70-1的一個位線對的預充電，同時持續其他位線對的預充電。
[0082]圖11是示出對應於圖10的構造的數據閂鎖電路70的一個變型例的示意圖。與圖6的構造相比，圖11中所示的數據閂鎖電路70-1的構造具有不同內部構造的與非門710。而且，讀取使能信號的反相信號輸入至數據閂鎖電路70-1。
[0083]數據閂鎖電路70-1 包括非電路 701、NMOS 702, NMOS 703、PM0S704、PMOS 705、非電路706、非電路707以及與非門710。除與非門710的內部構造之外，數據閂鎖電路70_1的構造與圖6中所示的電路構造相同。
[0084]與非門710 包括 NMOS 721 至 723 以及 PMOS 724 至 726。NM0S721 設置在 GND 和NMOS 722以及NMOS 723之間。由於NMOS 721的柵極連接至節點NI (即位線BL0)，因此當節點NI是高電平時，NMOS 721導通。
[0085]NMOS 722設置在GND和NMOS 721以及NMOS 723之間。由於NMOS 722的柵極連接至節點N2 (即位線BLl)，因此當節點N2是高電平時，NMOS 722導通。
[0086]NMOS 723設置在NMOS 721和NMOS 722以及節點N7之間。由於讀取使能信號(確切地說，通過利用非電路701對讀取使能信號的反相信號進行反相而獲得的值)輸入至NMOS 723的柵極，因此當讀取使能信號是高電平時，NMOS 723導通。
[0087]PMOS 724設置在節點N7和PMOS 725之間。由於寫入使能信號的反相信號輸入至PMOS 724的柵極，因此當讀取使能信號是高電平時，PMOS 724導通。
[0088]PMOS 725設置在PMOS 724和PMOS 726之間。由於PMOS 725的柵極連接至節點N2，因此當節點N2是低電平時，PMOS 725導通。
[0089]PMOS 726設置在電源端子VDD和PMOS 725之間。由於PM0S726的柵極連接至節點NI，因此當節點NI是低電平時，PMOS 726導通。
[0090]即使藉助圖10和11中所示的構造，以與根據第一實施例的半導體裝置I類似的方式，也無需提供用於讀取數據的列選擇電路。因此能減少電路元件數量。
[0091]雖然已經基於實施例詳細說明了本發明人提出的本發明，但是本發明不限於已經進行說明的實施例，而是顯然在不脫離本發明的範圍的情況下可以進行各種變型。
[0092]例如，在上述說明中，雖然雙數對位線對與一個數據閂鎖電路70關聯，但是其不限於此。即，雙數(例如2，4和8)位線對的功率可與一個數據閂鎖電路關聯。
[0093]可以根據需要由本領域技術人員組合第一和第二實施例。
[0094]雖然已經根據某些實施例說明了本發明，但是本領域技術人員將認識到在隨附權利要求的精神和範圍內，本發明可以實現為各種變型，並且本發明不限於上述實例。
[0095]而且，權利要求的範圍不由上述實施例限制。
[0096]而且，注意到 申請人:意圖涵蓋所有權利要求要素的等同要素，即使在審查期間進行後續修改。
【權利要求】
1.一種半導體裝置，包括: 存儲器陣列，所述存儲器陣列被設置為使得位線對在列方向上被布置在多個列中，並且所述多個列中的所述位線對被連接至一個數據閂鎖電路，多個存儲器單元被連接至所述位線對； 預充電電路，所述預充電電路阻止在多個位線對當中的、由列地址信號選擇的位線對的預充電，並且將除由所述列地址信號選擇的所述位線對之外的所述位線對預充電；以及 數據閂鎖電路，所述數據閂鎖電路基於第一位線和第二位線的電勢從所述存儲器陣列輸出讀取數據，所述第一位線構成包括在所述多個位線對中的第一位線對，並且所述第二位線構成包括在所述多個位線對中的第二位線對。
2.根據權利要求1所述的半導體裝置，其中 當從所述存儲器陣列輸入表示讀取指令的讀取使能信號時，所述數據閂鎖電路輸出在所述第一位線的電勢和所述第二位線的電勢之間的與非值的反相值作為來自所述存儲器陣列的讀取數據。
3.根據權利要求1所述的半導體裝置，其中，以在所述存儲器陣列中寫入數據的寫入驅動器和所述數據閂鎖電路之間設置所述存儲器陣列的方式來構造布局。
4.根據權利要求3所述的半導體裝置，進一步包括: 時序發生電路，所述時序發生電路在從外部電路接收到對所述存儲器陣列的讀取請求信號之後輸出複製位線信號；以及 讀取控制電路，所述讀取控制電路在接收到所述複製位線信號之後輸出讀取使能信號，所述讀取使能信號指示所述數據閂鎖電路開始讀取處理， 其中，將所述時序發生電路連接至所述讀取控制電路的布線長度大於將所述時序發生電路連接至所述寫入驅動器的布線長度。
5.根據權利要求1所述的半導體裝置，進一步包括時序發生電路，所述時序發生電路從外部電路接收對所述存儲器陣列的讀取請求信號，在接收到所述讀取請求信號之後在迴路布線上輸出複製位線信號，並且在輸入所述複製位線信號之後輸出用於指示所述數據閂鎖電路開始讀取處理的讀取使能信號。
6.根據權利要求1所述的半導體裝置，其中，所述預充電電路被構造為執行行預充電。
7.一種從存儲器陣列讀取數據的方法，所述存儲器陣列被設置為使得位線對在列方向上被布置在多個列中，並且多個位線對連接至一個數據閂鎖電路，多個存儲器單元連接至所述位線對，所述方法包括: 阻止在所述多個位線對當中的、由列地址信號選擇的位線對的預充電，並且將除由所述列地址信號選擇的所述位線對之外的所述位線對預充電； 基於第一位線和第二位線的電勢從所述存儲器陣列輸出讀取數據，所述第一位線構成包括在所述多個位線對中的第一位線對，並且所述第二位線構成包括在所述多個位線對中的第二位線對。
【文檔編號】G11C11/413GK104347112SQ201410373283
【公開日】2015年2月11日 申請日期:2014年7月31日 優先權日:2013年7月31日
【發明者】石井雄一郎, 米山敦夫, 多田宣介 申請人:瑞薩電子株式會社