具有矽電阻器的集成電路及其形成方法
2023-04-28 10:19:16 2
專利名稱：具有矽電阻器的集成電路及其形成方法
技術領域：
本發明基本上涉及集成電路，更具體地來說，涉及用於形成具有矽電阻器的集成電路的結構和方法。
背景技術：
矽電阻器通常用在集成電路(IC)設計中。矽電阻器可以提供用於各種應用方式，如，模擬、射頻(RF)、以及混合模式電路的阻抗匹配。同樣，由於技術節點不斷減小，因此，
通常考慮使用高介電常數(高K)介電材料和金屬來形成用於半導體器件，比如，金屬氧化物半導體場效應電晶體(MOSFET)的柵極疊層。然而，當將矽電阻器和金屬柵MOSFET結合 在單個IC晶片上時，會存在各種集成問題。一種解決方法是當形成矽電阻器時，利用偽柵極。可以實現柵極替換工藝，比如，蝕刻工藝、金屬柵極填充工藝、以及平坦化工藝，來替換偽柵極。然而，這樣可能損害所形成的矽電阻器，或者可能在柵極替換工藝期間形成金屬殘餘。因此，可能會產生短路和器件故障。
發明內容
為了解決現有技術中所存在的問題，根據本發明的一個方面，提供了一種集成電路，包括襯底，具有有源區域和無源區域，所述有源區域鄰近所述無源區域；至少一個隔離結構，被設置在所述無源區域中的所述襯底中，其中，每個隔離結構的長度和寬度的均方根都小於5 μ m ;以及至少一個矽電阻器疊層，被設置在所述至少一個隔離結構上。在該集成電路中，每兩個隔離結構將所述襯底的部分夾在所述隔離結構之間。在該集成電路中，所述至少一個矽電阻器疊層位於所述兩個隔離結構之一上。在該集成電路中，所述兩個隔離結構具有不同的尺寸。在該集成電路中，多個矽電阻器疊層位於所述兩個隔離結構之一上。根據本發明的另一方面，還提供了一種形成集成電路的方法，所述方法包括在襯底的無源區域中形成多個溝槽，使得所述襯底的部分被夾置在每兩個溝槽之間，其中，每個溝槽的長度和寬度的均方根都小於大約5 μ m,並且所述襯底進一步包括鄰近所述無源區域的有源區域；在所述襯底上方沉積隔離材料，從而填充所述多個溝槽；將所述隔離材料平坦化，從而在所述襯底中的所述溝槽中形成多個隔離結構；在所述襯底上的所述有源區域中形成多個矽柵極疊層，並且在所述多個隔離結構上形成至少一個矽電阻器疊層；在所述襯底的上方形成介電層來圍繞所述多個矽柵極疊層和所述至少一個矽電阻器疊層；以及利用對應的多個高K金屬柵極替換所述多個矽柵極疊層。在該方法中，在所述多個隔離結構中的每個上都形成至少一個矽電阻器疊層。在該方法中，在所述多個隔離結構之一上形成多層矽電阻器疊層。在該方法中，一部分所述多個隔離結構具有不同的尺寸。在該方法中，位於每兩個溝槽之間的所述襯底的所述部分的寬度與每個溝槽的寬度的比率大於或者等於6%。
在該方法中，替換所述多個矽柵極疊層的工序包括去除所述多個矽柵極疊層，從而保留被所述介電層圍繞的多個開口 ；在所述襯底上方沉積高K金屬柵極的材料，從而填充所述多個開口 ；以及將所述高K金屬柵極的材料平坦化，從而暴露出所述對應的多個高K金屬柵極疊層和所述至少一個矽電阻器疊層。在該方法中，進一步包括在去除所述多個矽柵極疊層的工序期間，去除所述至少一個矽電阻器疊層的部分；以及在沉積所述高K金屬柵極的材料的所述工序期間，利用所述高K金屬柵極的材料填充所述至少一個矽電阻器疊層的被去除的部分。根據本發明的又一方面，提供了一種形成集成電路的方法，所述方法包括提供具有有源區域和無源區域的襯底，所述有源區域鄰近所述無源區域；在所述襯底中的所述無源區域中形成具有相同尺寸的多個溝槽，其中，每個溝槽的長度和寬度的均方根都小於大約5 μ m ;在所述襯底上方沉積隔離材料；將所述隔離材料平坦化，從而在所述襯底中形成多個隔離結構；以及在所述襯底上的所述有源區域中形成多個矽柵極疊層，並且同時在所述多個隔離結構的每個上形成至少一個矽電阻器疊層。 在該方法中，進一步包括在所述多個矽柵極疊層上方的所述襯底上形成介電層，並且在每個隔離結構上形成所述至少一個矽電阻器疊層；將所述介電層平坦化，從而暴露出所述多個矽柵極疊層和每個所述隔離結構上的所述至少一個矽電阻器疊層；以及利用對應的多個高K金屬柵極疊層替換所述多個矽柵極疊層。在該方法中，所述替換所述多個矽柵極疊層的工序包括去除所述多個矽柵極疊層，從而保留被所述介電層圍繞的多個開口 ；在所述襯底上方沉積高K金屬柵極的材料，從而填充所述多個開口 ；以及將所述高K金屬柵極的材料平坦化，從而暴露出所述對應的多個高K金屬柵極疊層和每個所述隔離結構上的所述至少一個矽電阻器疊層。在該方法中，進一步包括在去除所述多個矽柵極疊層的工序期間，去除每個隔離結構上的所述至少一個矽電阻器疊層的部分；以及在沉積所述高K金屬柵極的材料的工序期間，利用所述高K金屬柵極的材料填充每個隔離結構上的所述至少一個矽電阻器疊層的被去除的部分。在該方法中，進一步包括使得每兩個溝槽之間的所述襯底的部分所具有的寬度處於大約O. 07 μ m至大約10 μ m的範圍內。在該方法中，每兩個溝槽之間的所述襯底的所述部分的寬度與所述溝槽的寬度的比率大於或者等於6%。在該方法中，所述矽電阻器疊層的寬度與所述溝槽的寬度的比率為大約33%至92%。在該方法中，所述溝槽的所述長度處於大約1.2μπι至大約10 μ m的範圍內，並且所述溝槽的寬度處於大約I. 2μπι至大約10 μ m的範圍內。
根據下面詳細的描述和附圖可以更好地理解本發明的各個方面。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪製。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖I為根據本發明的一個或多個實施例的形成具有矽電阻器的集成電路的方法的流程圖。圖2A、圖3、圖4A、圖5、圖6、圖7B、圖7C、圖8B、圖8C、以及圖9為根據本發明的一個或多個實施例的在各個製造階段的具有矽電阻器的集成電路的一部分的橫截面圖。圖2B、圖4B、圖7A、以及圖8A為根據本發明的一個或多個實施例的在各個製造階段具有矽電阻器的集成電路的一部分的無源區域的俯視圖。
具體實施例方式下面，詳細討論示例性實施例的製造和使用。然而，應該理解，本發明提供了許多可以在各種具體環境中實現的可應用的發明概念。所討論的具體實施例僅為示例性的，而不用於限制本公開的範圍。圖I示出了根據本發明的一個或多個實施例的形成具有矽電阻器的集成電路的方法100的流程圖。圖2A、圖3、圖4A、圖5、圖6、圖7B、圖7C、圖8B、圖8C、以及圖9為根 據本發明的一個或多個實施例的在各個製造階段的具有矽電阻器的結構200的橫截面圖。圖2B、圖4B、圖7A、以及圖8A為根據本發明的一個或多個實施例的在各個製造階段的結構200的無源區域的俯視圖。應該注意，可以在圖I的方法100之前、之間、或者之後，提供附加工藝。為了更好地理解本發明的發明概念，已經簡化了各種附圖。現在參考圖1，在工序102中，提供了半導體襯底。通過晶片區域之間的劃片槽在半導體襯底上標記出多個晶片區域。每個晶片區域的半導體襯底都具有有源區域和無源區域。有源區域與無源區域相鄰。可以對於半導體襯底實施各種清洗、分層、圖案化、蝕刻、以及摻雜步驟，從而形成集成電路。本文中的術語「半導體襯底」通常指的是可以形成各層的半導體塊狀襯底。在一些實施例中，半導體塊狀襯底包括矽或化合物半導體，比如，GaAs,InP、Si/Ge、*SiC。這些層的實例包括介電層、摻雜層、多晶矽層、或者導電層。接下來，方法100繼續進行到工序104，其中，將半導體襯底圖案化，從而在無源區域中形成多個溝槽。每個溝槽的長度和寬度的均方根小於約5 μ m。參考圖2A，圖2A為在實施工序104之後的結構200的襯底201的一部分的放大橫截面圖。襯底201具有頂面207、有源區域203、以及無源區域205。有源區域203與無源區域205鄰近。有源區域203可以用於形成有源區域的元件(比如，電晶體或二極體)。無源區域205可以用於形成無源器件的元件(比如，電阻器或熔絲)。結構200還包括各個溝槽209/211，所形成的溝槽延伸穿過頂面207，並在襯底201具有預定深度。在有源區域203中形成溝槽209。為了在襯底201的頂面207上形成有源器件，溝槽209將有源區域210分隔開。在無源區域205中形成溝槽211。還可以將溝槽211用於在以下工藝中的頂部上形成電阻器。圖2B為圖2A所示出的無源區域205的俯視圖。圖2A中的無源區域205為通過在圖2B中的垂直平面剖切線A-A』所獲得的橫截面圖。參考圖2B，無源區域205具有通過長度L和寬度W限定出的矩形區域。在一個實施例中，長度L大於約1.2 μ m。寬度W大於約1.2 μ m。無源區域205包括多個溝槽211以及在溝槽211沒有佔據的矩形區域中填充的多個偽結構213。多個偽結構213為襯底201的一部分。在一個實施例中，對於每兩個連續溝槽211，偽結構213夾置在無源區域205中的兩個溝槽211之間。通過長度L1和寬度W1限定每個溝槽211。在一個實例中，長度L1在約I. 2μπι至約ΙΟμπι的範圍內。寬度W1在約I. 2 μ m至約10 μ m的範圍內。每個溝槽211的長度L1和寬度W1的均方根小於約5 μ m。在另一實施例中，無源區域205包括僅一個溝槽211，並且沒有偽結構213。僅一個溝槽211填充了無源區域205的所有矩形區域。僅一個溝槽211的長度L1和寬度W1的均方根小於約5 μ m。例如,長度L1為約3 μ m,寬度W1為約4 μ m。在一個實例中，一部分多個溝槽211在無源區域205中具有不同尺寸。其他部分多個溝槽211在無源區域205中具有相同尺寸。在另一個實例中，所有溝槽211都在無源區域205中具有不同尺寸。在又一個實例中，所有溝槽211都在無源區域205中具有相同尺寸。通過長度L2和寬度W2限定出每個偽結構213。在一個實施例中，長度L2處於約
O.4μπι至約ΙΟμ 的範圍內。寬度W2處於約0.07 μ m至約10 μ m的範圍內。每個偽結構213的寬度W2與每個溝槽211的寬度W1的比率大於或者等於約6%。優選地，偽結構213 的使用在隨後的工序108的平坦化工藝中改進了溝槽211中形成的隔離結構217 (圖3)的拋光表面的均勻性。在溝槽211沒有佔據的鈍化區域205中填充的偽結構213限制了溝槽211的尺寸，並且因此，與較大溝槽相比較，防止或大幅降低了凹陷效果。在各個實施例中，可以通過乾式蝕刻工藝形成溝槽209/211。在一個實例中，在襯底201的上方形成圖案化掩模層(未示出)，從而覆蓋不期望去除的區域並且暴露出襯底201的部分，從而能夠形成溝槽209/211。掩模層可以是硬掩模，包括通過化學汽相沉積(CVD)工藝形成的氮化矽、氧化矽、或者氮氧化矽。一旦形成，通過適當的光刻和蝕刻工藝將掩模層圖案化，從而暴露出將形成溝槽209/211的襯底201的這些部分。然後，通過乾式蝕刻去除暴露出的襯底201，從而形成溝槽209/211。接下來，方法100繼續進行到工序106，其中，在襯底上方沉積隔離材料，從而填充多個溝槽。方法100繼續進行到工序108，其中，將沉積在襯底上方的隔離材料平坦化，從而在襯底的溝槽中形成多個隔離結構。在平坦化工藝期間，在溝槽209和溝槽211中填充的隔離材料的拋光率可以均勻分配到整個襯底201，並且因此，隨後形成的隔離結構217/215的拋光表面和襯底201具有平滑表面。圖3為在實施工序106和工序108之後的結構200的橫截面圖。在襯底201上方沉積隔離材料，從而填充多個溝槽209/211。隔離材料可以包含氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、其他適當絕緣材料、和/或其組合。隔離材料過填充溝槽209/211，並且超出襯底201的頂面207。然後，平坦化工藝通過適當工藝，比如化學機械拋光(CMP)、蝕刻、或者其組合去除溝槽209/211和頂面207的外部的多餘的隔離材料。平坦化工藝將暴露出有源區域210的頂面207。分別在溝槽209/211中形成多個隔離結構215/217。隔離結構215/217將有源區域203和無源區域205中的單個有源器件/無源器件電隔離。在圖3中示出了形成在溝槽211中的隔離結構217。每個隔離結構217都具有與圖2A和2B中所示的對應溝槽211相同的長度L1和寬度I。因此，無源區域205包括多個隔離結構217和沒有通過隔離結構217佔據的矩形區域中所填充的多個偽結構213。每個隔離結構217的長度L1和寬度W1的均方根小於約5 μ m。在一個實施例中，對於每兩個隔離結構217，偽結構213夾置在無源區域205中的兩個隔離結構217之間。在另一個實施例中，無源區域205包括僅一個隔離結構217並且沒有偽結構213。僅一個隔離結構217填充了無源區域205的所有矩形區域。在一個實例中，多個隔離結構217的一部分在無源區域205中具有不同尺寸。多個隔離結構217的其他部分在無源區域205中具有相同尺寸。在另一個實例中，所有隔離結構217都在無源區域205中具有不同尺寸。在又一個實例中，所有隔離結構217都在無源區域205中具有相同尺寸。參考圖3，結構200進一步包括形成在有源區域203中的摻雜阱區域219。在多個實例中，摻雜阱區域219包括根據本領域中已知的設計要求具有不同摻雜配製的P型阱區域和/或N型阱區域。可能利用P型摻雜劑(比如，硼或BF2)摻雜P型阱區域。可以利用η型摻雜劑(比如，磷或砷)摻雜N型阱區域。在以下示例性工藝中，可以將P型阱區域和N型阱區域分別配置為提供N型電晶體和P型電晶體的溝道區域。再次參考圖1，方法100繼續進行到工序110，其中，形成位於有源區域中的多個矽柵極疊層和位於多個隔離結構的上的至少一個矽電阻器疊層。在一個實施例中，同時形成多個矽柵極疊層和至少一個矽電阻器疊層。圖4Α在結構200的橫截面圖中示出了工序110的階段。在有源區域203中形成 多個矽柵極疊層221，並且在無源區域205中的多個隔離結構217上形成至少一個矽電阻器疊層235。在一個實施例中，同時形成多個娃柵極疊層221和至少一個娃電阻器疊層235。在另一實施例中，在相同程序中形成多個矽柵極疊層221和至少一個矽電阻器疊層235，但不是同時形成。在一些實例中，可以通過隨後的沉積和圖案化高k介電層223、導電層225、以及娃層227來形成娃柵極疊層221和娃電阻器疊層235。高k介電層223可以包含氧化鉿(HfO2)、摻鉿氧化矽(HfSiO)、摻鉿氮氧化矽(HfSiON)、摻鉿氧化鉭(HfTaO)、摻鉿氧化鈦(HfTiO)、摻鉿氧化鋅(HfZrO)、或者其他適當高k介電材料。在各種實例中，可以通過原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、和/或其組合來形成高k介電層223。導電層225能夠在柵極替換工藝中去除矽層227的工序期間保護高k介電層223以防止被損害。導電層225可以包含諸如TiN、TaN、或者任何適當材料的材料。矽層227可以包含多晶矽、非晶矽、或者單晶矽。可以通過CVD、LPCVD、或者其他適當工藝來形成矽層227。可以將矽層227摻雜為具有適當電阻或電導率。在一個實例中，在整個襯底表面上方均厚沉積(blanket deposit)高k介電層223、導電層225、以及矽層227的材料。然後，通過諸如旋轉塗布的適當工藝，在矽層227上方形成光刻膠層(未示出)，並且通過適當光刻圖案化方法將該光刻膠層圖案化，從而形成經過圖案化的光刻膠部件。可以使用乾式蝕刻工藝將圖案化光刻膠部件傳送到下層(即，高k介電層223、導電層225、以及娃層227),從而形成娃柵極疊層221和娃電阻器疊層225。參考圖4A，可以通過注入工藝在摻雜阱區域219中形成輕摻雜源極/漏極(LDD)區域233。摻雜類型可以取決於要製造的器件類型，比如，NMOS或者PMOS器件。在LDD形成工藝之後，形成隔離件材料層，從而覆蓋矽柵極疊層221和矽電阻器疊層235。實施等離子體蝕刻工藝，從而圖案化隔離件材料層，以在矽柵極疊層221和矽電阻器疊層235的側壁上限定出隔離件229。隔離件層材料，也就是隔離件229，包含氮化矽、氮氧化矽、和/或其組合。在隔離件形成以後，在摻雜阱區域219中形成源極/漏極區域231。可以通過一種或多種離子注入工藝形成源極/漏極區域231。注入類型可以取決於要製造的器件的類型，比如，NMOS器件或PMOS器件。源極/漏極區域231可以包括各種參考剖面，並且源極/漏極區域231可以與隔離件229的外部邊緣對準。
圖4B為在圖4A中所示的無源區域205的俯視圖。圖4A中的無源區域205為通過圖4B中的垂直平面剖切線A-A』所獲得的橫截面圖。在圖4B中，示出了偽結構213、隔離結構217、以及矽電阻器疊層235。在該圖4B中沒有示出隔離件229。在無源區域205中，通過長度L3和寬度W3限定每個矽電阻器疊層235。在一個實施例中，長度L3處於約O. 4 μ m至約9. 2μπι的範圍內。寬度W3處於約O. 4μπι至約9. 2μπι的範圍內。每個矽電阻器疊層235的寬度W3與每個隔離結構217的寬度W1的比率處於約33%至約92%的範圍內。當比率低於33%時，可能會出現每個矽電阻器疊層235的失配性能。很難精確控制在晶片區域內的每個矽電阻器疊層的電性能。當比例高於92%時，下層隔離結構217無法為單個有源/無源器件提供良好隔離。在一個實例中，在多個隔離結構217的每個的上方都形成至少一個矽電阻器疊層235。在另一個實例中，在多個隔離結構217之一的上方形成多於一個矽電阻器疊層235。在又一個實例中，多個隔離結構217中的一部分具有形成在每個隔離結構217上的至少一個矽電阻器疊層235。多個隔離結構217中的其他部分不具有形成在隔離結構217上的矽 電阻器疊層235。再次參考圖1，方法100繼續進行到工序112，其中，在位於多個矽柵極疊層和至少一個娃電阻器疊層上方的襯底上沉積介電層。圖5示出了在實施工序112之後的結構200的橫截面圖。結構200示出了在襯底201上,並且在娃柵極疊層221和娃電阻器疊層235的上方沉積介電層237 (例如,層間介電層)。介電層237可以包含氧化矽、旋塗玻璃(SOG)、摻氟矽玻璃(FSG)、碳摻雜氧化矽(例如，SiCOH)、BLACK DIAMOND (Applied Materials, Santa Clara, CA, USA)、或者其他適當介電材料。介電層237可以通過CVD、LPCVD、高密度等離子沉積(HDP)或者旋塗玻璃形成。在襯底201上形成介電層237,使該介電層237高於娃柵極疊層221和娃電阻器疊層235的頂面的水平面，從而使得多個矽柵極疊層221和矽電阻器疊層235被嵌入。再次參考圖1，方法100繼續進行到工序114，其中，將沉積在襯底上方的介電層平坦化。暴露出多個娃柵極疊層和至少一個娃電阻器疊層。圖6示出了在實施工序114之後的圖5中所示的結構200。實施平坦化工藝，從而去除位於多個矽柵極疊層221和矽電阻器疊層235的頂面上方的介電層237。平坦化工藝可以包括化學機械拋光(CMP)、蝕刻、或者其組合。在平坦化工藝之後，暴露出多個矽柵極疊層221和娃電阻器疊層235的頂面。再次參考圖1，方法100繼續進行到工序116，其中，去除多個矽柵極疊層的部分，從而保留了由介電層圍繞的多個開口。在一個實施例中，在該工序中還去除了多個隔離結構上的至少一個矽電阻器疊層的部分。通過去除至少一個矽電阻器疊層的部分來形成多個孔。圖7A為在實施工序116之後的無源區域205的俯視圖。在圖7A中，示出了偽結構213、隔離結構217、以及矽電阻器疊層235。還示出了多個孔241。通過去除位於多個隔離結構217上的至少一個矽電阻器疊層235的部分來形成孔241。在一個實例中，去除在至少一個娃電阻器疊層235中的娃層227的部分。通過孔241暴露出下層導電層225。在圖4A中沒有示出隔離件229和介電層237。圖7B為在實施工序116之後的結構200的橫截面圖。圖7B為通過在圖7A中的垂直平面剖切線A-A』獲得的無源區域205的橫截面圖。在一個實施例中，去除矽柵極疊層221的矽層227，從而保留由介電層237圍繞的多個開口 239。圖7C為通過在圖7A中的垂直平面剖切線B-B』所獲得的無源區域205的橫截面圖。在如圖7C所示出的另一實施例中，在去除矽柵極疊層221期間還選擇性地去除至少一個矽電阻器疊層235中的矽層227的部分。在矽電阻器疊層235中形成孔241。在一個實例中，在結構200的上方形成經過圖案化的掩模層(未示出)，從而覆蓋結構200的未被去除區域(例如，除圖7A中的孔241以外的無源區域205)並且暴露出結構200的部分，進而去除矽柵極疊層221和矽電阻器疊層235的矽層227。然後，在蝕刻工藝期間形成在有源區域203中的開口 239 (在圖7B和7C中示出的)和在無源區域205中的孔241 (在圖7C中示出的)。在蝕刻工藝期間基本上保護了位於經過圖案化的掩模層下方的未去除區域免於被去除。通過實施適當的乾式蝕刻、溼式蝕刻、或者其組合來實施用於去除矽層227的蝕刻工藝。在一個實例中，蝕刻溶液包括HN03、H2O、以及HF，可以將該蝕刻溶液用於去除矽層227。在另一實例中，可以將氯(Cl)基等離子體用於選擇性地去除矽層227，而沒有去除下層導電層225。 圖7C為通過圖7A中的垂直平面剖切線B-B』獲得的無源區域205的橫截面圖。如在之前描述中所提出的，在蝕刻工藝期間沒有通過經過圖案化的掩模層來覆蓋孔241。去除矽電阻器疊層235上的矽層227的部分，從而形成孔241。再次參考圖I，方法繼續進行到工序118，其中，在襯底的上方沉積高K金屬柵極的材料，從而填充多個開口。在一個實施例中，在該工序中還利用高K金屬柵極的材料填充至少一個矽電阻器疊層的去除了的部分。圖8A示出在工序118的階段中的無源區域205的俯視圖。在圖8A中，示出了偽結構213、隔離結構217、以及矽電阻器疊層235。此外，在襯底上方形成高K金屬柵極243的材料。還通過高K金屬柵極243的材料填充圖7A中所示出的孔241。在該圖8A中沒有示出隔離件229和介電層237。圖8B為在實施工序118之後的結構200的橫截面圖。圖8B為通過在圖8A中的垂直平面剖切線A-A』獲得的橫截面圖。在圖SB中，在高於結構200的經過平坦化的介電層237的表面的水平面的上方沉積高K金屬柵極243的材料。高K金屬柵極243的材料填充在有源區域203中的開口 239中和無源區域205的孔241中。在本實施例中，高K金屬柵極243的材料包括p金屬層和導電金屬層。P金屬層包括金屬基材料，具有能夠與形成P型電晶體兼容的功函數。例如，P金屬具有約等於或者大於5. 2eV的功函數。在一些實施例中，P金屬包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、鈦鋁(TiAl)、或者其組合。為了將器件性能和處理兼容性最優化，P金屬可以包括各種金屬基薄膜作為疊層。可以通過適當工藝(比如PVD)來形成P金屬層。此後，導電材料基本上填充在開口 239和孔241中。根據各種實施例，導電材料包括鎢或鋁。形成導電材料的方法可以包括CVP和PVD。在其他實施例中，高K金屬柵極243的材料包括n金屬層和導電材料層。η金屬具有等於或者小於約4. 2eV的功函數。P金屬和η金屬的應用可以取決於要製造的器件類型，比如NMOS器件或PMOS器件。本發明不限於用於形成高K金屬柵極243的材料的以上條件，並且產生了與形成NMOS或PMOS器件兼容的不同條件在本發明的範圍內。再次參考圖1，方法100繼續進行到工序120，其中，將沉積在襯底上方的高K金屬柵極的材料平坦化。暴露出多個隔離結構上方的對應的多個高K金屬柵極疊層和至少一個娃電阻器疊層。圖9示出了在實施平坦化工序120之後的圖8B中的結構200。實施平坦化工藝，從而去除經過平坦化的介電層237和矽電阻器疊層235的頂面上方的高K金屬柵極243的材料。平坦化工藝可以包括化學機械拋光(CMP)、蝕刻、或者其組合。形成對應的高K金屬柵極疊層245，從而替換矽柵極疊層221。此外，在孔241中形成具有高K金屬柵極243的材料的各種電極部件，從而與矽電阻器疊層235的剩餘部分接觸。矽電阻器疊層235和嵌入其中的電極部件構成了可以用作電阻器或者熔絲的無源部件。電極部件提供了無源區域205中所形成的無源器件與其他元件的電連接。可以將本發明的各種實施例用於改進具有矽電阻器的集成電路的先前的製造工藝。例如，本發明提供了偽結構的使用，改進了在隨後的 平坦化工藝中形成在溝槽中的隔離結構的經過拋光的表面的均勻性。隔離結構和襯底的拋光表面獲得了平滑表面。均勻的新表面增強了在新表面上的隨後光刻工藝的性能。因此大幅提高了完成產品的洩漏電流、器件性能、以及成品率。本發明不僅限於用於柵極替換工藝的上述條件。如在工序102至工序110中所示出的先柵極工藝產生了有益效果，改進了隔離結構的拋光表面的均勻性，該先柵極工藝在本發明的範圍內。本發明的實施例描述了一種集成電路。該集成電路，包括襯底，具有有源區域和無源區域，有源區域鄰近無源區域；至少一個隔離結構，被設置在無源區域中的襯底中，其中，每個隔離結構的長度和寬度的均方根都小於5 μ m ;以及至少一個矽電阻器疊層，被設置在至少一個隔離結構上。本發明還描述了一種形成具有矽電阻器的集成電路的方法的實施例。該方法包括在襯底的無源區域中形成多個溝槽，使得襯底的部分被夾置在每兩個溝槽之間，其中，每個溝槽的長度和寬度的均方根都小於大約5 μ m,並且襯底進一步包括鄰近無源區域的有源區域；在襯底上方沉積隔離材料，從而填充多個溝槽；將隔離材料平坦化，從而在襯底中的溝槽中形成多個隔離結構；在襯底上的有源區域中形成多個矽柵極疊層，並且在多個隔離結構上形成至少一個娃電阻器疊層；在襯底的上方形成介電層來圍繞多個娃柵極疊層和至少一個矽電阻器疊層；以及利用對應的多個高K金屬柵極替換多個矽柵極疊層。本發明還描述了形成具有矽電阻器的集成電路的方法的另一個實施例。該方法包括提供具有有源區域和無源區域的襯底，有源區域鄰近無源區域；在無源區域中的襯底中形成具有相同尺寸的多個溝槽，其中，每個溝槽的長度和寬度的均方根都小於大約5μ ;在襯底上方沉積隔離材料；將隔離材料平坦化，從而在襯底中形成多個隔離結構；以及在襯底上的有源區域中形成多個矽柵極疊層，並且同時在多個隔離結構的每個上形成至少一個娃電阻器疊層。儘管已經詳細地描述了實施例及其優勢，但應該理解，可以在不背離所附權利要求限定的本發明主旨和範圍的情況下，做各種不同的改變，替換和更改。而且，本申請的範圍並不僅限於本說明書中描述的工藝、機器、製造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員應理解，通過本發明，現有的或今後開發的用於執行與本文所述相應實施例基本相同的功能或獲得基本相同結果的工藝、機器、製造，材料組分、裝置、方法或步驟根據本發明可以被使用。因此，所附權利要求應該包括在這樣的工藝、機器、製造、材料組分、裝置、方法或步驟的範圍內。
權利要求
1.一種集成電路，包括 襯底，具有有源區域和無源區域，所述有源區域鄰近所述無源區域； 至少一個隔離結構，被設置在所述無源區域中的所述襯底中，其中，每個隔離結構的長度和寬度的均方根都小於5 μ m ;以及 至少一個矽電阻器疊層，被設置在所述至少一個隔離結構上。
2.根據權利要求I所述的集成電路，其中，每兩個隔離結構將所述襯底的部分夾在所述隔離結構之間。
3.根據權利要求2所述的集成電路，其中，所述至少一個矽電阻器疊層位於所述兩個 隔離結構之一上，或者 其中，所述兩個隔離結構具有不同的尺寸，或者 其中，多個矽電阻器疊層位於所述兩個隔離結構之一上。
4.一種形成集成電路的方法，所述方法包括 在襯底的無源區域中形成多個溝槽，使得所述襯底的部分被夾置在每兩個溝槽之間，其中，每個溝槽的長度和寬度的均方根都小於大約5 μ m,並且所述襯底進一步包括鄰近所述無源區域的有源區域； 在所述襯底上方沉積隔離材料，從而填充所述多個溝槽； 將所述隔離材料平坦化，從而在所述襯底中的所述溝槽中形成多個隔離結構； 在所述襯底上的所述有源區域中形成多個矽柵極疊層，並且在所述多個隔離結構上形成至少一個矽電阻器疊層； 在所述襯底的上方形成介電層來圍繞所述多個矽柵極疊層和所述至少一個矽電阻器疊層；以及 利用對應的多個高K金屬柵極替換所述多個矽柵極疊層。
5.根據權利要求4所述的方法，其中，在所述多個隔離結構中的每個上都形成至少一個矽電阻器疊層，或者 其中，在所述多個隔離結構之一上形成多層矽電阻器疊層，或者 其中，一部分所述多個隔離結構具有不同的尺寸，或者 其中，位於每兩個溝槽之間的所述襯底的所述部分的寬度與每個溝槽的寬度的比率大於或者等於6%。
6.根據權利要求4所述的方法，其中，替換所述多個矽柵極疊層的工序包括 去除所述多個矽柵極疊層，從而保留被所述介電層圍繞的多個開口 ； 在所述襯底上方沉積高K金屬柵極的材料，從而填充所述多個開口 ；以及將所述高K金屬柵極的材料平坦化，從而暴露出所述對應的多個高K金屬柵極疊層和所述至少一個矽電阻器疊層。
7.根據權利要求6所述的方法，進一步包括 在去除所述多個矽柵極疊層的工序期間，去除所述至少一個矽電阻器疊層的部分；以及 在沉積所述高K金屬柵極的材料的所述工序期間，利用所述高K金屬柵極的材料填充所述至少一個矽電阻器疊層的被去除的部分。
8.一種形成集成電路的方法，所述方法包括提供具有有源區域和無源區域的襯底，所述有源區域鄰近所述無源區域； 在所述襯底中的所述無源區域中形成具有相同尺寸的多個溝槽，其中，每個溝槽的長度和寬度的均方根都小於大約5 μ m ; 在所述襯底上方沉積隔離材料； 將所述隔離材料平坦化，從而在所述襯底中形成多個隔離結構；以及在所述襯底上的所述有源區域中形成多個矽柵極疊層，並且同時在所述多個隔離結構的每個上形成至少一個矽電阻器疊層。
9.根據權利要求8所述的方法，進一步包括 在所述多個矽柵極疊層上方的所述襯底上形成介電層，並且在每個隔離結構上形成所述至少一個矽電阻器疊層； 將所述介電層平坦化，從而暴露出所述多個矽柵極疊層和每個所述隔離結構上的所述至少一個矽電阻器疊層；以及 利用對應的多個高K金屬柵極疊層替換所述多個矽柵極疊層， 其中，所述替換所述多個矽柵極疊層的工序包括 去除所述多個矽柵極疊層，從而保留被所述介電層圍繞的多個開口 ； 在所述襯底上方沉積高K金屬柵極的材料，從而填充所述多個開口 ；以及將所述高K金屬柵極的材料平坦化，從而暴露出所述對應的多個高K金屬柵極疊層和每個所述隔離結構上的所述至少一個矽電阻器疊層， 進一步包括 在去除所述多個矽柵極疊層的工序期間，去除每個隔離結構上的所述至少一個矽電阻器疊層的部分；以及 在沉積所述高K金屬柵極的材料的工序期間，利用所述高K金屬柵極的材料填充每個隔離結構上的所述至少一個矽電阻器疊層的被去除的部分。
10.根據權利要求8所述的方法，進一步包括使得每兩個溝槽之間的所述襯底的部分所具有的寬度處於大約O. 07 μ m至大約10 μ m的範圍內，或者 其中，每兩個溝槽之間的所述襯底的所述部分的寬度與所述溝槽的寬度的比率大於或者等於6%,或者 其中，所述矽電阻器疊層的寬度與所述溝槽的寬度的比率為大約33%至92%，或者其中，所述溝槽的所述長度處於大約1.2μπι至大約10 μ m的範圍內，並且所述溝槽的寬度處於大約I. 2 μ m至大約10 μ m的範圍內。
全文摘要
本發明的一個實施例包括一種形成集成電路的方法。提供了具有有源區域和無源區域的襯底。在無源區域中形成多個溝槽。每個溝槽的長度和寬度的均方根小於5μm。在襯底上方沉積隔離材料，從而填充多個溝槽。將隔離材料平坦化，從而形成多個隔離結構。分別在有源區域中的襯底上和多個隔離結構上形成多個矽柵極疊層和至少一個矽電阻器疊層。本發明還提供了具有矽電阻器的集成電路及其形成方法。
文檔編號H01L27/06GK102790049SQ20111030714
公開日2012年11月21日 申請日期2011年10月11日 優先權日2011年5月18日
發明者莊學理, 張立偉, 朱鳴, 楊寶如 申請人:臺灣積體電路製造股份有限公司