一種使用fpga實現圖像數據傳輸控制的裝置及方法
2023-04-28 10:29:01
專利名稱：一種使用fpga實現圖像數據傳輸控制的裝置及方法
技術領域：
本發明涉及圖像傳輸領域，具體的說，特別涉及到一種使用FPGA實現圖像數據傳輸控制的裝置及方法。
背景技術：
在高解析度掃描成像系統中，FPGA中接受圖像傳感器的數據完成初步的插值運算 產生24位RGB圖像數據後(例如bayer轉RGB的插值計算)，再通過rgb2ycbcr模塊轉換為3個8位的YCbCr數據，傳輸至核心處理晶片如DSP以進行複雜的數位訊號處理運算。DSP完成運算處理後再把運算好的圖像數據以相同的數據格式傳輸至FPGA，最終由FPGA完成最後的數據的傳輸(如傳輸至上位機)。如果使用專用晶片來做FPGA和DSP之間數據的轉換接口，則必然需要DSP工作在核心數字運算的同時完成專用晶片的配置和控制任務，降低了 DSP的效率。同時專用晶片自身需要一定的成本，也相應的需要一些外圍電路來配置，這些外圍電路同樣佔用一定的資源和成本。
發明內容
本發明的目的在於提供一種使用FPGA實現圖像數據傳輸控制的裝置及方法，採用FPGA替代專用晶片來完成時序控制工作，克服了傳統技術中的不足，從而實現本發明的目的。本發明所解決的技術問題可以採用以下技術方案來實現一種使用FPGA實現圖像數據傳輸控制的裝置，它包括依次連接的圖像傳感器、FPGA和DSP晶片，所述DSP晶片的視頻埠與FPGA連接，其特徵在於，所述FPGA設置有輸入時序控制模塊和輸出時序控制模塊。在本發明的一個實施例中，所述輸出時序控制模塊包括由兩個I位移位寄存器和數據輸出時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_o_en和Cr_o_en使能信號，移位寄存器的時鐘端連接數據輸出時鐘，移位寄存器的輸入端分別接入Cr_o_en信號取反和Cr_o_en信號。在本發明的一個實施例中，所述輸入時序控制模塊包括由兩個I位移位寄存器和數據輸入時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_i_en和Cr_i_en使能信號，移位寄存器的時鐘端連接數據輸入時鐘，移位寄存器的輸入端分別接入Cr_i_en信號取反和Cr_i_en信號。一種使用FPGA實現圖像數據傳輸控制的方法，其特徵在於，所述方法包括如下步驟首先從圖像傳感器獲取的圖像信號通過FPGA預處理插值成RGB信號，然後將RGB信號轉換成YCbCr數據，再通過輸出時序控制模塊傳輸至DSP晶片的視頻捕獲埠，DSP晶片完成核心的數字處理運算後，通過顯示埠把YCbCr格式的數據傳輸到FPGA中，通過輸入時序控制模塊處理後最終傳輸至上位機進行圖像的最終處理和拼接。本發明的有益效果在於採用FPGA替代專用晶片來完成時序控制工作，通過編程實現，靈活度高，成本低，開發周期縮短。
圖I為本發明所述的輸出時序控制模塊的示意圖。圖2為本發明所述的輸入時序控制模塊的示意圖。
具體實施例方式為使本發明實現的技術手段、創作特徵、達成目的與功效易於明白了解，下面結合具體實施方式
，進一步闡述本發明。本發明所述的一種使用FPGA實現圖像數據傳輸控制的裝置，它包括依次連接的圖像傳感器、FPGA和DSP晶片，所述DSP晶片的視頻埠與FPGA連接，所述FPGA設置有輸A時序控制模塊和輸出時序控制模塊。所述輸出時序控制模塊包括由兩個I位移位寄存器和數據輸出時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_o_en和Cr_o_en使能信號，移位寄存器的時鐘端連接數據輸出時鐘，移位寄存器的輸入端分別接入Cr_o_en信號取反和Cr_o_en信號。在FPGA輸出YCbCr數據到DSP的16位視頻捕獲埠時，8位Y信號的數據線連接到一個8位移位寄存器的數據輸入端，移位寄存器的時鐘連接數據輸出時鐘，移位寄存器的8位數據輸出埠連接DSP的視頻捕獲埠 16位數據線的高8位。8位Cr和Cb信號的數據線各連接一個8位移位寄存器的數據輸入端，這兩個移位寄存器的時鐘埠都連接Cr_o_en使能信號，兩個移位寄存器的8位數據輸出端分別接入第一個16位輸入8位輸出的數據選擇器的兩個8位數據輸入端，數據選擇器的選擇使能接Cr_o_en，第一個數據選擇器的數據輸出埠接在第二個16位輸入8位輸出的數據選擇器的一個數據輸入端，另外一個8位數據輸入端連接Cb信號連接的移位寄存器的8位數據輸出端，第二個數據選擇器的選擇使能接Cb_o_en。第二個數據選擇器的8位數據輸出埠連接DSP的視頻捕獲埠之間的16位數據線的低8位。所述輸入時序控制模塊包括由兩個I位移位寄存器和數據輸入時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_i_en和Cr_i_en使能信號，移位寄存器的時鐘端連接數據輸入時鐘，移位寄存器的輸入端分別接入Cr_i_en信號取反和Cr_i_en信號。當讀入DSP的16位視頻顯示埠輸出的YCbCr數據時，輸出數據線高8位即(15 8)連接在FPGA中一個8位移位寄存器的數據輸入埠，移位寄存器的時鐘埠接數據輸入時鐘，該移位寄存器的數據輸出埠連接一個8位移位寄存器的數據輸入端，其時鐘端接數據輸入時鐘，數據輸出埠為8位的Y數據供FPGA中其它模塊讀取。輸入數據線低8位即(7 0)同時並連在兩個8位移位寄存器的數據輸入埠，移位寄存器的時鐘埠分別接Cr_i_en和Cb_i_en使能信號,接Cr_i_en使能信號的移位寄存器的數據輸出埠再連接一個8位移位寄存器的數據輸入端，其時鐘端接數據輸入時鐘，數據輸出埠為8位Cr數據供FPGA中其它模塊讀取。接Cb_i_en使能信號的移位寄存器的數據輸出埠為8位Cb數據供FPGA中其它模塊讀取。如圖I所示，此成像系統將從圖像傳感器獲取的2592*1944(像素/幀)的高解析度bayer圖像信號預處理成RGB彩色信號，由於需要DSP完成圖像的核心數位訊號處理運算，所以將24位RGB信號轉換成YCbCr4 4 4再通過輸出時序控制轉換成YCbCr4 2 2格式傳輸至16位的DSP的視頻捕獲埠。當RGB轉換YCbCr完成後，開始傳輸YCbCr數據時，由FPGA中的二分頻電路模塊根據數據傳輸時鐘產生Cb和Cr的輸出使能信號Cb_o_en和Cr_o_en，當輸出數據時鐘個數是偶數時Cb_o_en為1，Cr_o_en為0，輸出數據時鐘個數是奇數時Cb_o_en為0，Cr_o_en為I。當數據輸出時鐘第一個上升沿到來時，YO數據傳輸至FPGA和DSP視頻捕獲埠之間相連的16位數據線的高8位即圖中的DSP_Cap_Data_out(15 8)，同時分頻電路產生的使能信號Cr_o_en為1，Cb_o_en為0，因此CrO數據通過數據選擇器U14和U15組合邏輯電路後，傳輸至FPGA和DSP視頻捕獲埠之間相連的16位數據線的低8位即圖中的DSP_Cap_Data_out (7 0)，而CbO被暫存在8位寄存器U13的輸出端。因此第一個時鐘周 期傳輸數據是YO和CrO，共16位數據。Ul3保存數據是CbO為8位。 當數據輸出時鐘的第二個上升沿到來時，Yl數據被傳輸至FPGA和DSP視頻捕獲埠之間相連的16位數據線的高8位即圖中的DSP_Cap_Data_out(15 8)，同時分頻電路產生的使能信號Cr_o_en為0，Cb_o_en為1，因此前一個時鐘暫存在U13的CbO數據通過數據選擇器U14和U15組合邏輯電路後，傳輸至FPGA和DSP視頻捕獲埠之間相連的16位數據線的低8位即圖中的DSP_Cap_Data_out(7 O)。因此第二個時鐘周期傳輸的數據是Yl和CbO，共16位數據。Crl和Cbl數據被丟棄。重複上述過程，當數據時鐘為奇數時傳輸當前產生的Y和Cr數據，同時用寄存器保存當前產生的Cb數據，當數據時鐘為偶數時傳輸當前產生的Y和前個時鐘寄存器保存的Cr數據，丟棄當前時鐘產生的Cb和Cr數據。直至整行和整幀數據傳完，再接著傳輸下幀數據。圖I中的整個輸出時序控制模塊完成了 YCbCr4 4 4到YCbCr4 2 2的輸出時序的控制過程。如圖2所示，當DSP完成核心的數字處理運算後，通過DSP的16位顯示埠，把16位YCbCr4 2 2格式的數據傳輸到FPGA中，由FPGA最終傳輸至上位機進行圖像的最終處理和拼接。而上位機處理的是24位RGB數據，因此需要把接受到的16位YCbCr數據轉換為RGB數據，數據輸入時序控制模塊在轉換前必需把接受到的YCbCr4 2 2格式數據進行解交織並轉換成YCbCr4 4 4的數據格式。當FPGA接受到DSP傳輸的YCbCr4 2 2數據時，由FPGA中的二分頻電路模塊根據數據傳輸時鐘產生Cb和Cr的輸入使能信號Cb_i_en和Cr_i_en。當輸入數據時鐘個數是偶數時Cb_i_en為l，Cr_i_en為0，輸入數據時鐘個數是奇數時Cb_i_en為0，Cr_i_en 為 I o第一個數據輸入時鐘的上升沿到來，此刻數據線上高8位為YO數據，低8位為CrO數據，分頻電路產生的使能信號Cr_i_en為1，Cr_i_en為0，這樣YO和CrO被讀至寄存器U8和U18的輸出端，當第二個時鐘上升沿到來，數據線上高8位為Yl數據，低8位為CbO數據，分頻電路產生的使能信號Cr_i_en為0，Cr_i_en為1，因此Yl和CbO被分別讀至寄存器U8和U7的輸出端，同時前一個時鐘的YO和CrO被分別讀至寄存器U9和U10。這樣在U9和UlO和U7的3個寄存器的輸出端得到Y0、Cr0、Cb0各8位分別由Y_in、Cr_in、Cb_in數據總線傳輸至下個模塊。同樣當第三個數據輸入時鐘的上升沿到來時可以在U9和UlO和U7的3個寄存器的輸出端得到Yl、CrO、CbO各8位分別由Y_in、Cr_in、Cb_in數據總線傳輸至下個模塊。重複上述步驟直至整行、整幀數據讀完，等下幀數據傳輸至FPGA時數據輸入時序控制模塊繼續重複上述過程。在完成YCbCr數據解交織的同時，也完成了 YCbCr4:2:2到YCbCr4:4:4的轉換，和數據輸入的時序相比僅產生一個時鐘的延時。 以上顯示和描述了本發明的基本原理和主要特徵和本發明的優點。本行業的技術人員應該了解，本發明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發明的原理，在不脫離本發明精神和範圍的前提下，本發明還會有各種變化和改進，這些變化和改進都落入要求保護的本發明範圍內。本發明要求保護範圍由所附的權利要求書及其等效物界定。
權利要求
1.一種使用FPGA實現圖像數據傳輸控制的裝置，它包括依次連接的圖像傳感器、FPGA和DSP晶片，所述DSP晶片的視頻埠與FPGA連接，其特徵在於，所述FPGA設置有輸入時序控制模塊和輸出時序控制模塊。
2.根據權利要求I所述的一種使用FPGA實現圖像數據傳輸控制的裝置，其特徵在於，所述輸出時序控制模塊包括由兩個I位移位寄存器和數據輸出時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_o_en和Cr_o_en使能信號，移位寄存器的時鐘端連接數據輸出時鐘，移位寄存器的輸入端分別接入Cr_o_en信號取反和Cr_o_en信號。
3.根據權利要求I所述的一種使用FPGA實現圖像數據傳輸控制的裝置，其特徵在於，所述輸入時序控制模塊包括由兩個I位移位寄存器和數據輸入時鐘構成的二分頻電路；移位寄存器的輸出端分別是Cb_i_en和Cr_i_en使能信號，移位寄存器的時鐘端連接數據輸入時鐘，移位寄存器的輸入端分別接入Cr_i_en信號取反和Cr_i_en信號。
4.一種使用FPGA實現圖像數據傳輸控制的方法，其特徵在於，所述方法包括如下步驟首先從圖像傳感器獲取的圖像信號通過FPGA預處理插值成RGB信號，然後將RGB信號轉換成YCbCr數據，再通過輸出時序控制模塊傳輸至DSP晶片的視頻捕獲埠，DSP晶片完成核心的數字處理運算後，通過顯示埠把YCbCr格式的數據傳輸到FPGA中，通過輸入時序控制模塊處理後最終傳輸至上位機進行圖像的最終處理和拼接。
全文摘要
本發明公開了一種使用FPGA實現圖像數據傳輸控制的裝置，它包括依次連接的圖像傳感器、FPGA和DSP晶片，所述DSP晶片的視頻埠與FPGA連接，所述FPGA設置有輸入時序控制模塊和輸出時序控制模塊；所述輸出和輸入時序控制模塊只需各兩個一位的移位寄存器構成相應的二分頻電路，提供了Cr和Cb數據的輸出和輸入使能信號，對應的二分頻電路與FPGA內的常用硬體資源構成數據輸出和輸入通道，並完成相關數據的時序控制功能。本發明的有益效果在於採用FPGA替代專用晶片來完成時序控制工作，通過編程實現，靈活度高，成本低，開發周期縮短。
文檔編號H04N7/10GK102685439SQ201210169758
公開日2012年9月19日 申請日期2012年5月28日 優先權日2012年5月28日
發明者安博文, 李進文, 梁忠東 申請人:上海海事大學