使用後端工藝的相變電阻器的製造技術

2023-04-28 18:31:01

專利名稱：使用後端工藝的相變電阻器的製造技術
使用後端工藝的相變電阻器的製造5技術領域本發明涉及具有包含相變材料的電阻器的電子器件、相關的集成電路 和相應的製造方法、以及包括作為可編程元件的電阻器的可編程器件例如 邏輯器件或存儲器器件。10背景技術公知的可編程器件包括例如可編程邏輯和可編程存儲器。它們可以基 於例如使用熔絲或抗熔絲來改變邏輯器件之間的通路或連接的技術，或者 基於以改變材料的狀態為基礎的技術。在任一情況下，器件可以分為可再 編程(re-progmmmable)或者一次性可編程。根據它們與電源斷開時是否 15 失去它們的狀態，它們也可被分為非易失性或易失性。公知的非易失性存 儲器包括閃速存儲器、FeRAM、 MRAM以及例如相變存儲器的可編程電 阻器件。相變存儲器是基於材料的熱可編程電阻特性的存儲器的一個例子。參 照Proc.IEDM 2003第255頁S丄ai的"Current status of the phase change 20 memory and its fiiture"。不同幅度的電流脈衝從一個電極穿到另一電極， 使用電阻加熱來將可編程材料從高阻非晶態改變到低阻晶態，反之亦反。 電阻材料(例如電阻電極或電阻層)可以用作位置儘可能靠近可編程材料 的熱源。相變材料可以在第一結構狀態和第二結構狀態之間編程，在所述第一 25結構狀態下，材料通常更加非晶(更少有序)，在所述第二結構狀態下， 材料通常更加結晶(更加有序)。術語"非晶"指結構上比單晶相對更少有 序或者更加無序並具有可檢測的特性例如高電阻的情形。術語"結晶"指結 構上比非晶相對更加有序並具有比非晶態電阻低的電阻的情形。術語"結 晶"和"非晶"用於分別指結晶相或者主要結晶相以及非晶相或者主要非晶30 相。 相變材料層可以包括相可以在高阻的非晶態和低阻的結晶態之間可逆變化的硫族化合物(chalcogenide)材料。所述材料通過流過電流來改 變到非晶態或者結晶態，從而控制阻值。例如，當存儲數據(置位)時， 相變材料層從非晶態改變到結晶態，因而具有低阻值。當擦除數據(復位) 5時，所述層從結晶態改變到非晶態，從而實現高阻值。讀取阻值之差，從 而將所述層用作存儲器。高阻狀態可以代表例如邏輯l數據位，低阻狀態 可以代表例如邏輯0數據位(datebit)。早期的相變材料基於局部結構次序改變。結構次序的改變通常通過材 料內的特定核素(species)的原子移動來實現。這種在非晶態和結晶態之間10的原子移動使得編程能量較高，通常在大約微焦的範圍內。這導致對尋址 線以及元件之間的隔離有高電流(high current carrying)攜載要求。已經 嘗試了多種布置來降低編程能量要求。第2002/00011374號美國專利申請 示出了為每個單元使用多個電極。在第5166758號美國專利(國際專利申 請)中描述了通過適當地選擇存儲器材料的組分來減小能量。從第654590315號美國專利中得知，使用相變材料上面或下面的接觸塞作為接觸電極來從 CMOS外圍電路對存儲器單元編程或擦除。第2004/0126925號美國專利申請解釋了受光刻工具限制所能夠獲得 的最小尺寸的用於硫族化合物存儲器器件的接觸。由孔的直徑確定的接觸 部的尺寸隨著光刻特徵尺寸誤差的平方改變，並且也隨著刻蝕偏移的變化20的平方而改變。因而，由於孔的孔徑比隨著孔直徑減小而增加，所以臺階 覆蓋也成為問題。這導致產率下降、可靠性下降以及循環耐用性下降。這 個文件示出了在CMOS控制的存儲器器件中為下電極部分中的相變材料 形成側壁接觸部。這意味著側壁接觸部的尺寸是底電極層的剖面尺寸。該 電極層在接觸部處比相變材料窄。25 第2004/0043137號美國專利示出了通過在多層結構上沉積相變材料 的側壁接觸部的另一示例。第2004/0113192號美國專利示出了使用與存儲 器材料相鄰的錐形接觸部的相變存儲器。第2004/0113232號美國專利示出 了相變材料在底部和側面通過一個電極接觸而在頂部通過另一電極接觸 的相變存儲器。頂電極通過具有次光刻(sub lithographic)直徑的開口進30行接觸，以減小電流消耗。隔離體可以用來減小接觸面積。
WO 2004/057618解釋了通過足夠強的電流加熱熔化相變材料而轉變 到具有較差導電率的相例如非晶相。相變材料然後冷卻並呈現更加非晶次 序。當引導向具有相對高的導電率的相轉變時，加熱最初被差的導電率抵 消，這限制了電流穿過相變材料傳導。相信通過在電阻器的兩端施加足夠 5 高的電壓(即，比所謂的閾值電壓高的電壓)可以在相變材料中局部誘導 電擊穿，這導致高的局部電流密度。於是相應的加熱足以將相變材料的溫 度增加到它的結晶溫度之上，從而使得相能夠從非晶相轉變到結晶相。然 而，當在第一相和第二相之間反覆切換時，電子器件的壽命(也稱作壽命 周期或耐用性)受到限制。這是因為相變材料首先在最小橫截面的點熔化，10所述最小橫截面的點位於與電阻加熱器元件接觸的孔中。在這個界面處， 即在這個接觸區域，特別是當相變材料包括相對活性原子例如Te時，反覆 的相變化和相應的高電流密度導致材料劣化。WO 2004/057618提出了不同 的方案，增加了接觸面積而不是減小接觸面積。相變材料構成第一接觸區 和第二接觸區之間的導電通路，導電通路的剖面小於第一接觸區和第二接15觸區，使得導電通路的最小剖面剛好在相變材料中。這意味著最高電流密 度保持得遠離所述接觸區，以增加壽命。發明內容本發明的目的是提供具有包括相變材料的電阻器的改進的電子器件、 20 相關的集成電路和可編程器件例如邏輯器件或存儲器器件以及相應的制 造方法。根據第一方面，本發明提供了一種具有電阻器的電子器件，所述電阻 器包括可以在第一相和第二相之間變化的相變材料，當所述相變材料處於 第一相時，所述電阻器具有第一電阻，當所述相變材料處於第二相時，所 25 述電阻器具有與第一電阻不同的第二電阻，所述相變材料構成第一接觸區 和第二接觸區之間的導電通路，以將比第一接觸區處的電流密度和第二接 觸區處的電流密度大的電流密度設置得遠離接觸區，所述電阻器具有細長 的形狀，並且沿著它的長度具有基本上恆定的截面。與對形狀的不同部分可能需要單獨處理的更加複雜的形狀所需的制 30造相比，這有助於使得製造被簡化。
第二方面提供了一種製造電子器件的方法，所述電子器件具有電阻 器，所述電阻器包括可以在第一相和第二相之間變化的相變材料，當所述 相變材料處於第一相時，所述電阻器具有第一電阻，當所述相變材料處於 第二相時，所述電阻器具有與第一電阻不同的第二電阻，所述方法具有 5 形成所述相變材料的結構的步驟，從而構造第一接觸區和第二接觸區之間 的導電通路，使得所述導電通路的截面小於所述第一接觸區和所述第二接 觸區；以及以相同的方式形成所述結構的所有部分的步驟。與使用單獨的工藝步驟來放置所述相變材料的接觸區以及在接觸區 之間產生所述相變材料的很窄的條相比，這可以節約製造步驟。 10 其它方面可以包括與第一器件方面和第二器件方面相應的製造方法。作為從屬權利要求的附加特徵，相變材料電阻器被布置在選擇器件的頂部上，所述選擇器件例如MOS器件、BICMOS器件、雙極型器件等。例 如，這可以用於選擇電阻器。另一這種附加特徵是通孔，所述通孔用於將 第一接觸區或第二接觸區連接到所述選擇器件(例如MOS器件或者上面指 15 出的其它器件)。另一這種附加特徵是布置在第一接觸區或第二接觸區處的接觸電極。 雖然如果省略所述接觸電極則可以簡化製造，但是這可以用來減小接觸電 阻。通孔也可以用來將第一和/或第二接觸區連接到選擇線。可以處理這 20樣的通孔，使得它位於PCM線附近或靠近PCM線但不接觸該線。這個布置的優點在於，不需要刻蝕PCM材料，或者當形成所述通孔時刻蝕工藝不需要停在PCM處。PCM可以用作接觸電極。優選地，PCM用作另一電極材料頂部上的接觸材料。可選地，接觸電極可以放置在PCM線的下面，或者所述接觸電極可以放置在PCM線的上面或邊上。 25 另一這種附加特徵是形成在所述MOS器件的平坦的頂表面上的電阻器。與例如如果所述電阻器形成在臺階上相比，這可以使得所述電阻器更容易且更可靠地形成。另一這種附加特徵是第一接觸區和第二接觸區中每個在所述電阻器的兩個或更多個面上延伸。這可以用來增加接觸區與所述電阻器的尺寸之 30比，從而提高集成密度。
另一這種附加特徵是第一接觸區和第二接觸區被布置成包圍所述電 阻器的各端。這也可以用來增加接觸區與所述電阻器的尺寸之比，從而提 高集成密度。另一這種附加特徵是具有細長形狀的電阻器，所述電阻器沿著它的長 5 度具有基本上恆定的截面。所述方法的這種附加特徵是為兩個接觸區形成電極的步驟。 另 一這種附加步驟是在形成所述電阻器之前使頂表面平坦化。 另一這種附加步驟是通過形成電阻器材料層、然後形成邊緣在電阻器的位置處的犧牲層、在所述邊緣處形成分隔體硬掩模、去除所述犧牲層以 10 及去除除了被所述分隔體硬掩模遮蔽的部分之外的電阻器材料來形成所述電阻器。與其它的實施相比，這使得所述電阻器的形狀能夠被製得更細。 另一這種步驟是在所述電阻器之上形成頂電極層，以包圍所述電阻器的端部。這增加了所述接觸區的表面面積。另一方面提供了一種具有上述器件的集成電路。本發明還提供了可編 15 程器件包括例如可編程邏輯和可編程存儲器。所述電阻器的電阻的變化可以用來改變邏輯器件之間的通路或連接。本發明提供的器件包括可再編程器件或一次性可編程器件以及非易失性器件，例如可編程電阻器件如相變存儲器。本發明提供的這種器件的例子是包括單元的存儲器器件，每個單元具20 有選擇裝置並可被連接到尋址線。任何附加特徵可以被結合在一起，並可以與任何方面相相結合。特別 是對於其它的技術領域，其它優點對於本領域技術人員將是明顯的。在不 脫離本發明的權利要求的情況下，可以作出多種變化和修改。因此，應該 清楚地理解，本發明的形式只是說明性的，不應理解為限制本發明的範圍。2

現在將參照附圖通過示例描述怎麼實施本發明，附圖示出了
具體實施例方式圖l和圖2示出了連接到MOS電晶體或者金屬線的通孔的剖視圖。 30 圖3和圖4分別示出了電極限定的俯視圖和剖視圖。 圖5和圖6分別示出了使用CMP步驟的電極限定的俯視圖和剖視圖。圖7至圖10分別示出了分隔體硬掩模限定的俯視圖和剖視圖。 圖11和圖12分別示出了在分隔體硬掩模下面的PCM線的俯視圖和剖 視圖。5 圖13和圖14分別示出了在兩個電極的頂上的PCM線的俯視圖和剖視 圖。圖15和圖16分別示出了在兩個電極之間的PCM線的俯視圖和剖視圖。 圖17示出了在兩個電極之間的PCM線的三維圖。 圖18和圖19分別示出了連接到銅通孔的PCM的俯視圖和剖視圖。 10 圖20和圖21分別示出了具有連接到沒有電極的銅通孔的PCM的可選實施例的俯視圖和剖視圖。圖22示出了兩個接觸區之間形成的PCM線的示意性布置。圖23是穿過存儲器單元的示意性剖視圖。圖24是圖23中的存儲器單元的俯視圖。 15 圖25至圖27是製造對形成本發明的PCM線結構有用的窄線的可選的 方法。
具體實施方式
將參照特定的附圖相對於具體實施例來描述本發明，但是本發明不限 20於此，而只由權利要求限制。附圖只是示意性描述並且是非限制性的。在 附圖中，為了示出的目的， 一些元件的尺寸可被誇大並且沒有按比例畫出。 在本說明書和權利要求書中使用的詞語"包括"不排除其它的元件或步驟。 單數形式包括複數，除非具體地指出不包括複數。在本發明的任一實施例中，電阻元件優選地為細長的電阻元件，例如 25為條形。在附圖中示意性示出了這些條。這些細長元件的縱向平行於最長 的尺寸。一些實施例基於WO2004/057618中所示的布置，其中，第一接觸區 處的焦爾熱和/或第二接觸區處的焦爾熱都小於電流密度高的相變材料的 體積內部的焦爾熱。這進一步減小了相變材料與第一接觸區和/或第二接 30觸區處的其它材料之間的相互作用，產生增強的耐用性。額外的優點在於:
主要在相變發生的位置，電功率耗散，即轉變成熱。通過降低沒有發生相 變的位置的耗散，降低了用於引導相轉變所需的總的電功率。這以製造連接到相變材料(PCM)的較大區域的PCM的細線為基礎。電極與這些較大區域接觸。對於低功率切換，線的有效截面應該儘可能小。5 這種線結構的優點在於，在PCM線中有最高的電流密度和最高的電阻。電極-PCM界面具有較低的電流密度和低電阻(低溫、低功率損失)。 這個結構的額外優點是PCM線的切換部分(熔化部分)的熱絕緣相對較好。 在圖l和圖3-24中示出的具有多種變型的本發明的多種實施例示出了 在半導體製造工藝(例如CMOS後端工藝)中的具有相變材料線結構的相10變器件，所述相變材料線結構在其至少一邊(例如，在其側邊和/或頂部 及底部)被導電電極部分可選地包圍。在圖20和圖21中示出的實施例示出 了半導體工藝例如CMOS後端工藝中具有沒有電極的相變材料線結構的 器件。本發明及其實施例不限於MOS工藝和MOS電晶體。例如，根據本 發明製造的電晶體(例如，作為選擇器件)可以是任何合適類型的電晶體15 (例如，雙極型電晶體)。在每種情況下，存在具有截面的相變材料(PCM)層。PCM材料優 選地為細長形例如條形或帶形。相變材料可以為線形，並且該線的截面差 不多恆定，而這不是很關鍵，這是由於熱擴散可以沿著所述線補償一些偏 差。高達30%的截面偏差是可以接受的。最小的截面應該優選地更接近所20 述線的中心，而不是靠近接觸區或在接觸區之上。還優選的是，存儲器中 的所有線具有差不多相同的電阻，並需要相同的編程功率。優選的是，所 有線的有效截面相同。實施例還示出了製造具有相變材料層的電子器件的 方法，其中，相轉變發生在相變材料的內部，而不發生在與接觸電極的界 面處。相變在PCM本身中遠離電極材料發生。另夕卜，本發明可以通過使用25 分隔體作為硬掩模形成尺寸減小的相變材料而提供改進的可製造性。在這些實施例中，第一接觸電極200和第二接觸電極202通過"一維" PCM條215電連接。由PCM層形成的PCM條215的尺寸可以為寬度5-100 nm (優選地為20-50nm)、 PCM層的高度或厚度3-30 nm (優選地為5-15 nm)。相變材料210的一維層與第一接觸電極200和第二接觸電極202之間30的接觸電阻低於線215的中心或居間部分的電阻。第一接觸電極200和/或
第二接觸電極202可包括相變材料層，優選地在頂部包括相變材料層。這具有的優點是PCM條210和接觸電極200、 202之間的接觸電阻可以被制 得低。第二接觸電極202可以與阻擋層相似地被沉積在接觸孔內部。在這種 5情況下，由於對稱，所以第一電極200優選地也具有這樣的阻擋層。但是， 這個第一電極200不需要像第二電極202—樣在頂部的接觸孔。將描述製造相變器件例如可編程器件的方法，所述可編程器件包括例 如可編程邏輯和可編程存儲器。例如，使用相變材料的電阻的變化來改變 邏輯器件之間的通路或連接的邏輯器件包括在本發明的範圍內。這樣的器 10件可以被製成可再編程或者一次性可編程。此外，根據本發明的器件可以 被描述為非易失性。因此，本發明提供諸如相變存儲器的存儲器。現在將參照作為本發明實施例的圖1至圖27來描述通過半導體工藝例 如CMOS後端工藝製造的本發明存儲器單元的實施例。在圖1和圖3至圖24 中示出的在製造的各個階段的電子器件具有選擇器件，例如基底101上的 15 電晶體140。電晶體140可以是MOS器件、或者任何其它合適的選擇器件例 如雙極型電晶體或者BICMOS電晶體。根據本發明的任一實施例，這個基 底101可以包括例如單晶p摻雜的矽半導體晶片。術語"基底"可以包括任何 下伏的材料或可以使用的材料、或者器件、電路或外延層可以形成在其上 的材料。在其它的可選實施例中，這個"基底"可以包括半導體基底例如摻 20 雜的矽基底、砷化鎵(GaAs)基底、磷砷化鎵(GaAsP)基底、磷化銦(InP) 基底、鍺(Ge)基底、或者鍺矽(SiGe)基底。除了半導體基底部分之外，"基底"可以包括例如絕緣層如Si02層或者Si3N4層。因此，術語基底還包括玻璃基底、塑料基底、陶瓷基底、矽-玻璃(silicon-on-glass)基底、矽-藍寶石(silicon-on-sapphire)基底。因此，術語"基底"用來總體上定義感 25興趣的(interest)層或部分下面的層元件。器件可以形成存儲器單元陣列 中的部分，每個存儲器單元包括各自存儲元件和各自選擇器件。每個存儲 器單元可以單獨地尋址。如在WO2004/057618中所詳細示出的那樣，存在選擇線柵格，使得通過連接到各選擇器件的各選擇線可以單獨地訪問每個 存儲器單元。30 在圖1和圖3至圖24中示出的實施例中，選擇器件包括金屬氧化物半導 體場效應電晶體(MOSFET)，例如NMOS電晶體。本發明不限於NMOS 選擇器件。MOSFET具有具有第一導電率的第一主電極區，例如n摻雜 的源區172;具有第一導電率的第二主電極區，例如n摻雜的漏區173;以 及控制電極區，例如柵區174。這裡當選擇器件是雙極型電晶體時，源、 5漏和柵分別是發射極、集電極和基極。回到作為示例的MOS電晶體140:源區172和漏區173可以包括多於一 個的n摻雜材料部分，例如輕摻雜的n部分和更重摻雜的n+部分。n摻雜的 源區172和漏區173通過溝道區160分隔開。形成在溝道區160之上的柵區 174控制電流從源區172經過溝道區160向漏區173流動。柵區174優選地包 10 括導電層例如多晶矽層或金屬層。柵區174通過柵介電層180與溝道區160 分隔開。用於典型的存儲器陣列的選擇線柵格包括N條第一選擇線和M條第二 選擇線，以及輸出線。每個存儲器元件的電阻器將相應的選擇器件(例如 MOSFET)的第一主電極區和第二主電極區之一 (源區172或者漏區173)15電連接到輸出線。相應的選擇器件(例如MOSFET)的第一主電極區和第 二主電極區中的另一個(從漏區173和源區172中選擇且沒有與第一主電極 區接觸)電連接到N條第一選擇線之一。控制電極例如柵區174電連接到M 條第二選擇線之一。選擇線通常分別連接到列選擇器件(line selection devices)和行選擇器件以及讀/寫電路(未示出)。20 柵區174和漏區173可以設置有接觸層例如金屬矽化物(如鉤矽化物或者鈷或鎳矽化物)，作為接觸部；以及金屬塞122例如鴇塞(如具有Ti/TiN 阻擋的鎢)形式的通孔，用於將柵區174和漏區173電連接到選擇線。選擇 線由導電材料例如金屬(如鋁或銅)形成。源區172設置有例如金屬矽化 物(如上所選擇的)和金屬(例如鎢)的接觸層以及塞。25 在器件的製造過程中，例如使用標準IC工藝，通常首先形成選擇器件(例如，MOS選擇器件或相似物)的陣列，然後形成電阻器，接著形成選 擇線柵格。其它的順序也是可以的。選擇器件140例如電晶體、選擇線和 通孔通過介電材料123 (例如二氧化矽)相互絕緣並嵌入在介電材料123 (例如二氧化矽)中。優選地，包括暴露的通孔的表面通過任何合適技術30例如化學機械拋光(CMP)拋光，以獲得相對平滑或相對平坦的表面，如 圖1所示，圖2示出了可選的示例，其中電阻器將被形成在金屬線125的上面，所述金屬線125可以為選擇線或者其它的互連。在這種情況下，只有一個通孔連接到金屬線。因此，通孔連接到單獨的金屬線。現在將描述用於製造PCM 210的PCM線215中形成的電阻器211和接 5觸電極200、 202的工藝步驟。在介電材料123 (例如SiO》的頂上，沉積 導電電極材料(例如TiN、 TaN、 TaSiN、 TiW)層，並圖案化和刻蝕所述 導電電極材料層。假設相變存儲器單元需要連接到選擇器件的第二主電極 (例如選擇器件如MOS電晶體的漏極(drain) 173)，則這種情況如在圖3 (俯視圖)和圖4 (剖視圖)中勾畫的那樣。這示出了兩個電極200和202 10之一 (200)連接到漏173、另一個(202)沒有連接。也可以選擇的是， 將接觸部放在源塞122上。因為所有塞122以相同的方式產生，所以這可以 使工藝更簡單。另一選擇是，首先沉積介電層183 (例如SiO》、刻蝕接觸孔、用電極 材料填充這些孔以形成接觸電極200和202、並進行拋光步驟例如CMP步驟15 以在暴露電極200和202的頂部的同時使表面平坦化。在圖5和圖6中示意性 示出了這個選擇。另夕卜，在圖6中示出的特徵與圖4中的特徵相配。這些額 外工藝步驟的優點在於，它們可以在沉積PCM之前產生更平坦的表面。然 後限定PCM線變得更加容易。在電極限定之後，沉積PCM以(從圖7至圖10中的層210)形成電阻20器211。這層的厚度將限定最終PCM線215的高度。可選地，額外的材料可 以形成在這個PCM的頂部上作為沿著PCM線的平行加熱器的導電材料 (例如，金屬層如TiN、 TaN、 TaSiN、 TiW)(見WO 2004/057676);或者 用於保護PCM (和/或如果當前則為平行加熱器)免受工藝中後面的幹法 刻蝕步驟的影響的保護層。25 然後，以這樣的方式沉積並刻蝕犧牲層220 (例如Si02、 Si3N4):使得這個犧牲層220中的臺階與電極200和202疊置。此後，沉積例如Si3N4、 Si02、 SiC、 TiW的薄層(例如20nm)，並將其各向異性刻蝕(例如通過RIE刻蝕) 成在犧牲層220的側壁上的分隔體230。這些分隔體230用作限定PCM線215 的硬掩模。分隔體230可以製作在如圖7 (俯視圖)和圖8 (剖視圖)所示30的圖案化的犧牲層220的部分的外側。在圖9和圖10中示出的可選實施例是
為了在犧牲層220的刻蝕部分的內側製作分隔體230。這取決於怎樣將犧牲 層220圖案化(見圖7至圖10)。
在選擇性刻蝕犧牲層220之後，使用分隔體230作為掩模各向異性刻蝕 例如RIE刻蝕PCM層210和用於平行加熱器和/或進行期望的保護的可選的 5額外材料。在PCM層230的頂部上的分隔體230現在被用來將PCM層210圖 案化成窄線215，所述窄線215沿著犧牲層220中的盒(box)或孔的矩形輪 廓(見圖11和圖12)。這些線215的寬度由分隔體寬度限定。
接著，刻蝕掉分隔體硬掩模230，並用額外的掩模以這樣的方式刻蝕 PCM線215，使得只有PCM線215保留在電極200和202之間。PCM線215可 10以與電極200和202疊置。這個工藝階段的結果勾畫在圖13 (俯視圖)和圖 14 (剖視圖)中。
工藝中的下一步驟是沉積介電材料225 (例如Si02、 Si3N4、 SiC)以使 PCM線215絕緣。然後，在這個絕緣層225中刻蝕孔，這在電極200和202 的頂部上打開絕緣層。為了保護PCM層210和線215不受這個刻蝕影響，如
15果存在，貝UPCM (上面提及)的頂部上的保護層可以是有用的，如果該保 護層不是金屬層如TiW。如果所述保護層是金屬，則優選的是，在使PCM 線215絕緣之前去除該絕緣層。或者可以在刻蝕介電層中的孔之後，去除 這個保護層。接觸孔之間的距離限定PCM線215的有效部分的長度。可以選擇的是，將接觸孔中的一些以這樣的方式放置在電極200和202
20 上的其它地方使得PCM線215上的頂部上的孔沒有被打開。因而，例如， 如果電極200和202更接近矩形，則接觸孔可以放置在恰好在PCM線215的 旁邊的電極200和202上。缺點在於，因為PCM線215沒有被電極材料完全 包圍(如圖17所示)，所以這將使得電極200和202與PCM線215之間的接觸 電阻更高。
25 然後，沉積電極材料的第二層240 (或者其它導電層如TiN、 TaN、
TaSiN、 TiW)，並例如用CMP步驟朝與絕緣層225相同的平面(或者水平) 拋光。這示出在圖15和圖16中。在圖17中示出了由PCM線215和電極200、 202形成的電阻器的三維圖。
上述的工藝步驟的優點在於在PCM線215和電極200、 202之間產生良
30好的連接。在電極200、 202的位置處，PCM線215通過電極200、 202的導
電材料接觸或者可選地被電極200、 202的導電材料包圍並接觸，這將提供 較低的接觸電阻。這可以有助於避免PCM線215在電極-PCM界面處熔化。
在下一步驟中，沉積介電材料228 (例如Si02)，可以執行標準銅大馬 士革工藝(damasceneprocess)來提供通孔124，從而將PCM線215和由PCM 5線215形成的電阻器211連接到更高的層(見圖19)，例如互連(最好如圖 23所示)。在雙極型電晶體用作選擇器件的情況下，選擇線通常連接到發 射極(emitter)和基極(base)，電阻器連接到集電極(collector)。電阻器 的另一端連接到輸出電路(未示出)。
本發明的實施例包括從上述的實施例修改的方法步驟和器件結構。首 10先， 一種選擇是不提供與PCM線215接觸的接觸電極材料。例如， 一種可 選實施例是從所述工藝中省去在PCM線215周圍產生電極的所有工藝步 驟，並將PCM線215直接連接到通孔(122和/或124)。這在圖20和圖21中 示出。優點在於，需要更少的工藝步驟，但缺點是PCM線沒有被對稱地連 接，由於PCM線的左側的通孔之間的接觸電阻將與右側的接觸電阻不同，
15 所以這會增加導致不可控制的溫度行為的風險。
另一選擇是只在PCM線215的下面提供接觸材料(如圖14所示)。另 一選擇是只在PCM線215的上面提供接觸材料，或者另一實施例是在上面 和下面都提供接觸材料(如圖16中示意性所示)，但沒有必要如圖17所示 地在周圍都提供接觸材料。
20 用於本發明的上述實施例中的電阻器211的相變材料210可以是任何 合適的材料。例如，在一個實施例中，相變材料具有組分Sb^Me， c滿足 0.05<c<0.61， M是從Ge、 In、 Ag、 Ga、 Te、 Zn和Sn的組中選擇的一種或 多種元素。在第03100583.8號歐洲專利申請中描述了具有這種成分的相變 材料的電子器件(但沒有本發明的新穎性和創造性特徵)。優選地，c滿足
250.05<c<0.5。更優選地，c滿足0.10化O.5。有益的相變材料的組具有濃度 為原子百分比總量小於25。/。的除Ge和Ga之外一種或多種元素M，和/或包 括原子百分比總量小於30M的Ge和域Ga。包括原子百分比大於20"/。的Ge 和Ga以及濃度為原子百分比總量在5。/。和20。/。之間的從In和Sn中選擇的一 種或多種元素的相變材料具有相對較高的結晶速度，並且同時具有較高的
30非晶相穩定性。也可以使用Ge-Sb-Te材料。
在實施例中，相變材料的組分化學式為SbaTebXKKKa,， a、b和100-(a+b) 表示原子百分數，滿足Ka/b〈8且4〈100-(a+b;K22， X為從Ge、 In、 Ag、 Ga和Zn中選擇的一種或多種元素。許多其它的例子是可以的。如在2001 年日本應用物理雜誌(Japanese Journal of Applied Physics)第40巻第 5 1592-1597頁H丄Borg等的論文"用於高數值孔徑和藍光波長記錄的相變介 質(Phase-change media for high-numerical-aperture and blue-wavelength recording)"中所述，相變材料可以通過濺射來沉積。
如上所述，因此，對於實施成相變器件的可編程器件描述了器件及制 造方法，所述相變器件具有實施成如圖22中示意性示出的線的相變材料。
10 在這個布置中，PCM限制成兩個接觸部200和202之間的窄線。形式為線215 的相變材料形成在兩個接觸區之間的但沒有延伸到接觸區200和202的電 阻器211。這個電阻器211可以在兩個相之間切換，從而改變電阻值。
可編程器件可以為具有單元的存儲器，每個存儲器單元包括基於PCM 層的線概念的電阻器。然而，本發明不限於存儲器。
15 在圖23和圖24中示意性示出了根據本發明的實施例的存儲器單元。兩 個電晶體140具有公共的第一主電極區，例如接地的源區172，兩個電晶體 140每個具有第二主電極區173，例如漏區。每個漏區通過通孔122連接到 與PCM線215接觸的接觸材料200。 PCM線215的中心與另外的接觸材料 202接觸。通孔124使PCM線的中心與位線(bitline) 176接觸。每個電晶體
20 140還具有控制電極區，例如連接到字線(wordline) 178的柵區174。在圖 24中示出了俯視圖，從該俯視圖中可以看出，與位線176接觸的上通孔124 沒有必要直接接觸PCM材料，而只接觸PCM材料邊上的接觸材料202。這 是一種選擇。
形成在平坦表面上的相變材料線的使用只利用幾步額外的掩模步驟 25 就使得線尺寸和相關的單元參數的分布更均勻。這些器件和方法基於直接 刻蝕已經沉積在平坦的水平表面上的PC-材料薄層(例如l-10nm)。這樣， 所得的單元可以與各向異性地刻蝕沉積在淺槽(shallowtrench)中的PCM 層形成的單元清晰地區分開。已經對不同的介電環境使用PCM線的截面的 平方根函數計算了最小復位功率。為了獲得低復位功率，可以顯示需要小 30截面的PCM線。另外，由於周圍介電材料的低導熱性產生的良好的隔熱性
對於降低復位功率是有利的。能夠仍然顯示可逆的非晶-結晶轉變的PCM 膜通常大約2-5nm厚，例如在1到10 nm的範圍內。光學上，已經有資料記 錄薄至3-5 nm的膜。通過本發明的技術獲得的通過使用很小的抗蝕劑線 (10-30 nm)進行RIE刻蝕而構造這樣的膜(1-10 nm)形成的截面範圍為 5(2xl0)-(10x30)nm-(4.5-17)nm。根據計算，本發明提供了復位功率 (RESET-power)遠低於100mW的優點。
本發明包括多種用於製造刻蝕PCM的掩模的方法。例子如下 1. 如上所述，使用分隔件作為硬掩模。所述分隔件可以是例如氮化物 的材料；或者
102.使用具有用光學技術和/或專用抗蝕劑/硬掩模修整技術和/或抗蝕劑過 烘技術製成的窄CD (5-40nm)的抗蝕劑/硬掩模線 這種方法的具體的例子如下
1) 通過直接構造水平的薄PCM層來製作PCM線215 (如上所述)。
2) 用(交替的)相移掩模製作抗蝕劑線。
153) 通過抗蝕劑/硬掩模CD減小技術用二元成像或相移掩模製作抗蝕劑/ 硬掩模線。所述CD減小技術可以為
a) 修整抗蝕劑和/或硬掩模(例如，硬掩模可以為TEOS或者非晶碳)
b) 過烘抗蝕劑
c) 結合抗蝕劑和/或硬掩模修整來過烘抗蝕劑
20 圖25至圖27中示出了用於修整掩模以提供PCM的窄線圖案的方法的 詳細步驟。
在圖25中，幵始位置是塗到抗反射塗層(artireflection coating) 184上 的正常光刻圖案化的抗蝕劑182，所述抗反射塗層184覆蓋先進圖案化膜 (advanced patterning film) (APF) 186 (例如，非晶碳層)。層188是最終 25將被圖案化的材料，例如PCM，層188覆蓋包括上面公開的層的基底189。 在第一步驟中，修整抗蝕劑182，例如通過過烘所述抗蝕劑來減小其寬度。 在下一步驟中，使用所述抗蝕劑作為掩模刻蝕掉防反射塗層184。然後， 刻蝕APF層186，留下窄的硬掩模，用於刻蝕PCM材料。在這個刻蝕中， 抗蝕劑材料可以被消耗掉。 30 在圖26中，開始位置是塗到抗反射塗層184上的正常光刻圖案化的抗
蝕劑1S2，所述抗反射塗層184覆蓋先進圖案化膜(APF) 186 (例如，碳 層)，這也與圖25中示出的一樣。層188是最終將被圖案化的材料，例如 PCM，層188覆蓋包括上面公開的層的基底189。在第一步驟中，修整抗蝕 劑182，例如通過過烘所述抗蝕劑來減小其寬度。在下一步驟中，使用所 5述抗蝕劑作為掩模刻蝕掉防反射塗層184和APF，以形成窄的硬掩模。然 後，使用所述窄的硬掩模來刻蝕PCM材料188。
在圖27中，開始位置是塗到抗反射塗層184上的正常光刻圖案化的抗 蝕劑1S2，所述抗反射塗層184覆蓋TEOS膜186。層188是最終將被圖案化 的材料，例如PCM，層188覆蓋包括上面公開的層的基底189。在第一步驟
10中，使用所述抗蝕劑作為掩模刻蝕掉防反射塗層184。在下一步驟中，修 整抗蝕劑182，例如通過過烘所述抗蝕劑，來減小其寬度。刻蝕並進一步 選擇性地修整TEOS層186，以留下窄的硬掩模，用於刻蝕PCM材料。然後， 剝離(strip)抗蝕劑材料，並且以一步或多步刻蝕PCM層。最後，去除硬 掩模186的剩餘部分。
15 在權利要求的範圍內，可以本發明的器件和方法進行其它的變型。
權利要求
1.一種具有電阻器的電子器件，所述電阻器包括可在第一相和第二相之間變化的相變材料，當所述相變材料處於第一相時，所述電阻器具有第一電阻，當所述相變材料處於第二相時，所述電阻器具有與第一電阻不同的第二電阻，所述相變材料構成第一接觸區和第二接觸區之間的導電通路，以將比第一接觸區處的電流密度和第二接觸區處的電流密度更高的電流密度設置得遠離接觸區，所述電阻器具有細長的形狀，並且沿著它的長度具有基本上恆定的截面。
2.根據權利要求l所述的器件，其中，所述相變材料電阻器布置在選擇器件上。
3. 根據權利要求3所述的器件，其中，設置用於將第一或第二接觸區 連接到所述選擇器件的通孔。
4. 根據前面的權利要求中的任一權利要求所述的器件，其中，在第 15 —接觸區或第二接觸區處布置接觸電極。
5. 根據權利要求3至權利要求5中的任一權利要求所述的器件，其中，所述電阻器形成在所述選擇器件的平坦的頂表面上。
6. 根據權利要求3至權利要求5中的任一權利要求所述的器件，其中，所述接觸區埋在介電層中。
7.根據前面的權利要求中的任一權利要求所述的器件，其中，第一接觸區和第二接觸區中的每個在所述電阻器的兩個或更多個面上延伸。
8. 根據前面的權利要求中的任一權利要求所述的器件，其中，第一 接觸區和第二接觸區被布置成包圍所述電阻器的各端。
9. 一種可編程器件，包括 單元陣列，每個單元包括相應的可編程元件和相應的選擇器件，其中，如權利要求l所要求的電阻器構成可編程元件；和選擇線柵格，通過連接到相應選擇器件的相應選擇線能夠單獨地訪問 每個單元。
10. 根據權利要求9所述的器件，其中，所述器件是存儲器。
11.根據權利要求10所述的器件，其中 所述選擇器件包括電晶體，所述電晶體具有第一主電極區、第二主電 極區和控制電極區，所述選擇線柵格包括N條第一選擇線、M條第二選擇線和輸出線，每個可編程元件的電阻器將從相應的電晶體的第一電極區和第二電極區中5 選擇的第一區電連接到所述輸出線，從第一電極區和第二電極區中選擇的 並且與所述第一區沒有連接的所述相應的電晶體的第二區電連接到所述N 條第一選擇線之一，所述控制電極區電連接到所述M條第二選擇線之一。
12. 根據權利要求ll所述的器件，其中，所述電晶體是金屬氧化物半 導體場效應電晶體，所述第一電極區是源區，所述第二電極區是漏區，所10 述控制電極區是柵區。
13. 根據權利要求ll所述的器件，其中，所述電晶體是雙極型電晶體， 所述第一電極區是發射極區，所述第二電極區是集電極區，所述控制電極 區是基極區。
14. 一種製造電子器件的方法，所述電子器件具有電阻器，所述電阻 15器包括可在第一相和第二相之間變化的相變材料，當所述相變材料處於第一相時，所述電阻器具有第一電阻，當所述相變材料處於第二相時，所述 電阻器具有與第一電阻不同的第二電阻，所述方法具有形成所述相變材料 的結構的步驟，從而通過在載平坦表面上對一層相變材料進行圖案化來構 造導電通路。
15. —種製造電子器件的方法，所述電子器件具有電阻器，所述電阻器包括可以在第一相和第二相之間變化的相變材料，當所述相變材料處於 第一相時，所述電阻器具有第一電阻，當所述相變材料處於第二相時，所 述電阻器具有與第一電阻不同的第二電阻，所述方法具有形成所述相變材料的結構的步驟，從而構造第一接觸區和第二接觸區之間的導電通路， 25使得所述導電通路的截面小於所述第一接觸區和所述第二接觸區；以及以 相同的方式形成所述結構的所有部分的步驟。
16. 根據權利要求15所述的方法，進一步包括形成用於兩個接觸區的電極。
17. 根據權利要求15或權利要求16所述的方法，進一步包括在形成所 30 述電阻器之前使頂表面平坦化。
18.根據權利要求14至權利要求17中的任一權利要求所述的方法，進 一步包括通過形成電阻器材料層、然後形成在電阻器的位置處具有邊緣 的犧牲層、在所述邊緣處形成分隔體硬掩模、去除所述犧牲層以及去除除 了被所述分隔體硬掩模遮蔽的部分之外的電阻器材料來形成所述電阻器。5
19.根據權利要求15至權利要求18中的任一權利要求所述的方法，進一步包括在所述電阻器之上形成頂電極層，以包圍所述電阻器的端部。
20.具有根據權利要求1至權利要求13中的任一權利要求所述的器件 的集成電路。
全文摘要
一種相變電阻器器件，具有相變材料(PCM)，其中，相轉變發生在PCM的內部而不發生在與接觸電極的界面處。為了易於製造，PCM是在其側邊被導電電極部分(200、240)包圍的細長線結構(210、215)，並且以CMOS後端工藝形成。可選的是，形成不用電極而直接連接到其它電路部分的器件。在每種情況下，存在使用分隔體作為硬掩模以減小的尺寸形成的具有恆定的直徑或截面的PCM線。第一接觸電極和第二接觸電極通過「一維」PCM層電連接。一維PCM層和第一接觸電極之間的接觸電阻在第二接觸電極處低於所述線的中心或居間部分的電阻。
文檔編號H01L45/00GK101164176SQ200680003162
公開日2008年4月16日 申請日期2006年1月19日 優先權日2005年1月25日
發明者漢斯·昆騰, 羅伯圖斯·A·M·沃爾特斯, 麥可·A·A·因贊特, 馬特吉·H·R·蘭赫斯特 申請人:Nxp股份有限公司