抗幹擾集成電路的製作方法
2023-04-28 02:40:06 1
本發明是有關於一種抗幹擾集成電路。
背景技術：
以現有技術而言，降壓式集成電路(Buck Integrated Circuit)經由反饋電阻設定輸出電壓，當反饋電壓小於參考電壓，恆定時間控制電路將會輸出柵極脈波(Gate Pulse)，即可達到輸出電壓的設定。反饋電壓拉回集成電路內部的比較器，並與集成電路內部的參考電壓做比較。當反饋電壓低於參考電壓時，柵極脈波就會產生一組信號提供給功率級作電壓提升，以達到電壓平衡的效果。這樣的電壓反饋控制方式，最大的優點在於當輸出電流在快速輕重載切換的時候，將會改變集成電路的開關切換頻率，以達到低漣波(Ripple)的效果。然而，當兩個恆定時間降壓型集成電路(Constant-on-Time Bulk Integrated Circuit，COT Bulk IC)布局走線過近時，其中一個恆定時間降壓型集成電路的反饋電壓，會因另一個恆定時間降壓型集成電路在柵極脈波輸出時受到幹擾，導致反饋電壓低於參考電壓而發生誤動作，以致輸出電壓漣波變大。
技術實現要素：
本發明提供一種抗幹擾集成電路，避免相鄰的恆定時間降壓型集成電路所造成的相互幹擾，導致頻率脈波的誤動作。本發明所提供的抗幹擾集成電路，增加一腳位用以偵測當另一恆定時間降壓型集成電路的柵極脈波是否為高電位(High)的狀態。當該另一恆定時間降壓型集成電路的柵極脈波為高電位，抗幹擾集成電路的內部會開啟金氧半場效電晶體，拉高功率級的反饋電壓，使該功率級的反饋電壓不低於參考電壓，避免錯誤的脈波輸出。
本發明的一實施方式提供一種抗幹擾集成電路，適用於避免一鄰近集成電路所帶來的幹擾作用，所導致一頻率脈波的誤動作，其中，該抗幹擾集成電路輸出一第一時間信號，該鄰近集成電路輸出一第二時間信號，該抗幹擾集成電路包括：一邏輯電路、一加法器及一比較器。邏輯電路接收該第二時間信號，根據該第二時間信號的時序，輸出一柵極脈波。加法器連接至該邏輯電路，疊加一第一信號及該柵極脈波。比較器連接至該加法器，根據該加法器的信號疊加結果，該比較器輸出該頻率脈波，其中該頻率脈波的周期同於該第一時間信號的周期。
於部分實施方式中，其中該第一信號即為該第一時間信號，該加法器疊加該第一時間信號及該柵極脈波，以輸出一疊加信號，該比較器比較一參考信號與該疊加信號，當該參考信號的電壓值大於或等於該疊加信號，該比較器即輸出該頻率脈波。
於部分實施方式中，該抗幹擾集成電路更包括一恆定時間控制電路，該恆定時間控制電路根據該頻率脈波的周期，輸出一第一原始時間信號，其中該第一原始時間信號為一數位訊號，其為該抗幹擾集成電路尚未受到該鄰近集成電路所帶來的幹擾時，所原始產生的時間信號。
於部分實施方式中，該抗幹擾集成電路更包括：一功率級電路及一第一電阻。功率級電路連接至該恆定時間控制電路，接收該第一原始時間信號。第一電阻連接至該功率級電路，該第一原始時間信號透過該功率級電路及該第一電阻的波型轉換，輸出該第一時間信號，其中該第一時間信號為三角波信號。
於部分實施方式中，該抗幹擾集成電路更包括：一參考電壓產生器。該參考電壓產生器連接至該比較器，產生該參考信號，該參考電壓產生器可以是一電源供應器。
於部分實施方式中，其中該第一信號為一參考信號，該加法器疊加該參考信號及該柵極脈波，以輸出該疊加信號，該比較器比較該第一時間信號與該疊加信號，當該疊加信號的電壓值大於或等於該第一時間信號的電壓值，該比較器即輸出該頻率脈波。
於部分實施方式中，該抗幹擾集成電路中的該參考電壓產生器透過該加法器連接至該比較器，該參考電壓產生器產生該參考信號，該參考電壓產生器可以是一電源供應器。
本發明的一實施方式提供一種抗幹擾集成電路，適用於避免一鄰近集成電路所帶來的幹擾作用，所導致一頻率脈波的誤動作，其中，該抗幹擾集成電路輸出一第一時間信號，該鄰近集成電路輸出一第二時間信號，該抗幹擾集成電路包括：一邏輯電路、一比較器及一邏輯控制器。該邏輯電路接收該第二時間信號，根據該第二時間信號的時序，輸出一柵極脈波。比較器用以比較一參考信號與該第一時間信號，當該參考信號的電壓值大於或等於該第一時間信號的電壓值，輸出一特定頻率脈波。邏輯控制器接收該柵極脈波及該特定頻率脈波，並將該柵極脈波及該特定頻率脈波兩者進行異或(Exclusive OR)運算，運算結果即為該頻率脈波，其中該頻率脈波的周期同於該第一時間信號的周期。
於部分實施方式中，上述的抗幹擾集成電路更包括一恆定時間控制電路。該恆定時間控制電路根據該頻率脈波的周期，輸出一第一原始時間信號，其中該第一原始時間信號為一數位訊號，其為該抗幹擾集成電路尚未受到該鄰近集成電路所帶來的幹擾時，所原始產生的時間信號。
於部分實施方式中，上述的抗幹擾集成電路更包括一功率級電路及一第一電阻。功率級電路連接至該恆定時間控制電路，接收該第一原始時間信號。第一電阻，連接至該功率級電路，該第一原始時間信號透過該功率級電路及該第一電阻的波型轉換，輸出該第一時間信號，其中該第一時間信號為三角波信號。
於部分實施方式中，上述的抗幹擾集成電路更包括一參考電壓產生器，該參考電壓產生器連接至該比較器，產生該參考信號，該參考電壓產生器可以是一電源供應器。
附圖說明
圖1A繪示本發明第一實施方式的抗幹擾集成電路的功能方塊圖。
圖1B繪示本發明第一實施方式的抗幹擾集成電路的信號波型示意圖。
圖2A繪示本發明第二實施方式的抗幹擾集成電路的功能方塊圖。
圖2B繪示本發明第二實施方式的抗幹擾集成電路的信號波型示意圖。
圖3A繪示本發明第三實施方式的抗幹擾集成電路的功能方塊圖。
圖3B繪示本發明第三實施方式的抗幹擾集成電路的信號波型示意圖。
100 抗幹擾集成電路
105 鄰近集成電路
110 邏輯電路
115 加法器
120 比較器
125 恆定時間控制電路
130 功率級電路
135 電壓源
140 參考電壓產生器
145 加法器
150 反相器
155 邏輯控制器
200 抗幹擾集成電路
300 抗幹擾集成電路
R1 第一電阻
R2 第二電阻
C1 電容
具體實施方式
以下將以圖式揭露本發明的多個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應了解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與組件在圖式中將以簡單示意的方式繪示的。
關於本文中所使用的『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。
關於本文中所使用的『及/或』，是包括所述事物的任一或全部組合。
關於本文中所使用的用詞，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露的內容中與特殊內容中的平常意義。某些用以描述本揭露的用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露的描述上額外的引導。
圖1A繪示本發明第一實施方式的抗幹擾集成電路的功能方塊圖，圖1B繪示本發明第一實施方式的抗幹擾集成電路的信號波型示意圖。本發明第一實施例提出一種抗幹擾集成電路100，適用於避免鄰近集成電路105所帶來的幹擾作用，所導致頻率脈波的誤動作，其中，抗幹擾集成電路100輸出一第一時間信號，鄰近集成電路105輸出一第二時間信號。抗幹擾集成電路100包括：邏輯電路110、加法器115、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、第一電阻R1、第二電阻R2、電容C1。
在本發明第一實施方式中，邏輯電路110接收相關於鄰近集成電路105的第二時間信號，根據該第二時間信號的時序，輸出一柵極脈波。參考電壓產生器140產生參考信號，參考電壓產生器可以是一電源供應器，在本發明中連接至比較器120。恆定時間控制電路125，根據頻率脈波的周期，輸出一第一原始時間信號，其中該第一原始時間信號為一數位訊號，其為抗幹擾集成電路100尚未受到鄰近集成電路105所帶來的幹擾時，所原始產生的時間信號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間信號。第一電阻R1連接至功率級電路130，該第一原始時間信號透過功率級電路130及第一電阻R1的波型轉換，輸出該第一時間信號，其中該第一時間信號為三角波信號。
加法器115連接至邏輯電路110，加法器115接收該柵極脈波，併疊加第一信號與門極脈波，以輸出一疊加信號。比較器120連接至加法器115，根據加法器115的信號疊加結果，比較器120輸出頻率脈波，其中該頻率脈波的周期同於該第一時間信號的周期。在本發明第一實施方式中，該第一信號即為第一時間信號。加法器115疊加第一時間信號與門極脈波，以輸出一疊加信號，比較器120比較一參考信號與該疊加信號，當該參考信號的電壓值大於或等於該疊加信號，比較器120即輸出該頻率脈波，如圖1B所示。
由於鄰近集成電路105將會對抗幹擾集成電路100本體產生幹擾，據此，本發明提出的抗幹擾實施方式，將鄰近集成電路105所產生的第二時間信號，透過邏輯電路110產生柵極脈波，透過此柵極派波，了解鄰近集成電路105的時序信號的高低電位變化。在第二時間信號為高電位時，相對於抗幹擾集成電路100而言，容易產生噪聲以幹擾第一時間信號。據此，邏輯電路110將第二時間信號轉換成的柵極脈波，再利用加法器115疊加第一時間信號與柵極脈波。透過加法器115的疊加作用所產生的疊加信號，利用柵極脈波在部分時序的高電位，提高了於第一時間信號在部分時序的電位，此部分時序即是可能被第二時間信號幹擾的部分。
換言之，在被幹擾之前，先提高這些容易受幹擾時序上的電位。將第一時間信號疊加柵極脈波，而成疊加信號，使得疊加信號在這些易受幹擾的時序上，其電位仍高於參考信號。這是因為在本發明的電路設計下，當參考信號的電壓值大於或等於該疊加信號時，抗幹擾集成電路100即正常輸出頻率脈波。上述的疊加機制，即是避免第一時間信號的電位在固有時序(正常輸出頻率脈波的時序)之外，因為噪聲幹擾而低於參考信號，進而在非固有時序下，異常輸出頻率脈波。
圖2A繪示本發明第二實施方式的抗幹擾集成電路的功能方塊圖，圖2B繪示本發明第二實施方式的抗幹擾集成電路的信號波型示意圖，其與本發明第一實施方式有不同的電路構件組合方式。在本發明第二實施例中，提出另一種抗幹擾集成電路200，避免鄰近集成電路105所帶來的幹擾作用，所導致頻率脈波的誤動作，其中，抗幹擾集成電路200輸出第一時間信號，鄰近集成電路105輸出第二時間信號。抗幹擾集成電路200包括：邏輯電路110、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、加法器145、反相器150、第一電阻R1、第二電阻R2、電容C1。
在本發明第二實施方式中，邏輯電路110接收相關於鄰近集成電路105的第二時間信號，根據該第二時間信號的時序，輸出一柵極脈波。在第二實施方式中，參考電壓產生器140透過加法器145連接至比較器120，參考電壓產生器140產生參考信號，其可以是一電源供應器。恆定時間控制電路125根據頻率脈波的周期，輸出第一原始時間信號，該第一原始時間信號為一數位訊號，其為抗幹擾集成電路200尚未受到鄰近集成電路105所帶來的幹擾時，所原始產生的時間信號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間信號。第一電阻R1連接至功率級電路130，該第一原始時間信號透過功率級電路130及第一電阻R1的波型轉換，輸出該第一時間信號，其中該第一時間信號為三角波信號。
加法器145連接至邏輯電路110，加法器145接收已透過反相器150進行反相位的該閘級脈波，加法器145併疊加第一信號及反相後的柵極脈波，以輸出一疊加信號。比較器120連接至加法器145，根據加法器145的信號疊加結果，比較器120輸出頻率脈波，其中該頻率脈波的周期同於該第一時間信號的周期。在本發明第二實施方式中，該第一信號為參考信號，加法器145疊加參考信號及反相後的柵極脈波，以輸出疊加信號，比較器120比較第一時間信號與疊加信號，當該疊加信號的電壓值大於或等於該第一時間信號的電壓值，比較器145即輸出該頻率脈波，如圖2B所示。
由於鄰近集成電路105將會對抗幹擾集成電路200本體產生幹擾，據此，本發明提出的抗幹擾第二實施方式，將鄰近集成電路105所產生的第二時間信號，透過邏輯電路110產生柵極脈波，透過此柵極派波，了解鄰近集成電路105的時序信號的高低電位變化。在第二時間信號為高電位時，相對於抗幹擾集成電路200而言，容易產生噪聲以幹擾第一時間信號。據此，在第二實施方式中，邏輯電路110將第二時間信號轉換成的柵極脈波，利用加法器145併疊加參考信號及反相後的柵極脈波，輸出疊加信號。透過加法器145的疊加作用所產生的疊加信號，利用柵極脈波在部分時序的高電位反相，拉低參考信號在部分時序的電位，此部分時序即是可能被第二時間信號幹擾的部分。
換言之，在被幹擾之前，先降低這些容易受幹擾時序上的參考信號電位。將參考信號疊加反相後的柵極脈波，而成疊加信號，使得疊加信號在這些易受幹擾的時序上，其電位能低於第一時間信號。這是因為在本發明第二實施方式的電路設計下，當該疊加信號的電壓值大於或等於第一時間信號時，抗幹擾集成電路200即正常輸出頻率脈波。上述的疊加機制，即是避免第一時間信號的電位在固有時序(正常輸出頻率脈波的時序)之外，因為噪聲幹擾而低於參考信號，進而在非固有時序下，異常輸出頻率脈波。
圖3A繪示本發明第三實施方式的抗幹擾集成電路的功能方塊圖，圖3B繪示本發明第三實施方式的抗幹擾集成電路的信號波型示意圖，其與本發明第一及第二實施方式有不同的電路構件組合方式。在本發明第三實施例中，提出另一種抗幹擾集成電路300，避免鄰近集成電路105所帶來的幹擾作用，所導致頻率脈波的誤動作，其中，抗幹擾集成電路300輸出第一時間信號，鄰近集成電路105輸出第二時間信號。抗幹擾集成電路300包括：邏輯電路110、比較器120、恆定時間控制電路125、功率級電路130、電壓源135、參考電壓產生器140、邏輯控制器155、第一電阻R1、第二電阻R2、電容C1。
在本發明第三實施方式中，邏輯電路110接收相關於鄰近集成電路105的第二時間信號，根據該第二時間信號的時序，輸出一柵極脈波。在第三實施方式中，參考電壓產生器140連接至比較器120，參考電壓產生器140產生參考信號，其可以是一電源供應器。恆定時間控制電路125根據該頻率脈波的周期，輸出一第一原始時間信號，其中該第一原始時間信號為一數位訊號，其為抗幹擾集成電路300尚未受到鄰近集成電路105所帶來的幹擾時，所原始產生的時間信號。功率級電路130連接至恆定時間控制電路125，接收該第一原始時間信號。第一電阻R1連接至功率級電路130，該第一原始時間信號透過功率級電路130及第一電阻R1的波型轉換，輸出該第一時間信號，其中該第一時間信號為三角波信號。
在第三實施方式中，邏輯電路110接收該第二時間信號，根據該第二時間信號的時序，輸出柵極脈波。比較器120比較該參考信號與該第一時間信號，當該參考信號的電壓值大於或等於該第一時間信號的電壓值，輸出一特定頻率脈波。邏輯控制器155接收該柵極脈波及該特定頻率脈波，並將該柵極脈波及該特定頻率脈波兩者進行異或(Exclusive OR)運算，運算結果即為該頻率脈波，其中該頻率脈波的周期同於該第一時間信號的周期，如圖3B所示。
由於鄰近集成電路105將會對抗幹擾集成電路300本體產生幹擾，據此，本發明提出的抗幹擾第二實施方式，將鄰近集成電路105所產生的第二時間信號，透過邏輯電路110產生柵極脈波，透過此柵極派波，了解鄰近集成電路105的時序信號的高低電位變化。在第二時間信號為高電位時，相對於抗幹擾集成電路300而言，容易產生噪聲以幹擾第一時間信號。如圖3B所示，因受噪聲幹擾，當參考信號大於或等於第一時間信號時，將會輸出一特定頻率脈波，此特定頻率脈波有部分是異常的輸出(如虛線處)，此異常的情況即是來自於第二時間信號所產生的幹擾。據此，本發明利用邏輯控制器155該柵極脈波及該特定頻率脈波兩者進行異或(Exclusive OR)運算，當該柵極脈波及該特定頻率脈波兩者都是高電位之時，則忽略此脈波，因其可能是幹擾所致。在進行此異或(Exclusive OR)運算之後，所輸出的即為正常運作下的頻率脈波輸出，其周期同於該第一時間信號的周期。
本發明提供一種抗幹擾集成電路，避免相鄰的恆定時間降壓型集成電路所造成的相互幹擾，導致頻率脈波的誤動作。本發明所提供的抗幹擾集成電路，增加一腳位用以偵測當另一恆定時間降壓型集成電路的柵極脈波是否為高電位(High)的狀態。當該另一恆定時間降壓型集成電路的柵極脈波為高電位，抗幹擾集成電路的內部會開啟金氧半場效電晶體，拉高功率級的反饋電壓，使該功率級的反饋電壓不低於參考電壓，避免錯誤的脈波輸出。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此技術者，在不脫離本發明的的精神所作些許的的更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明的的保護範圍當視後附的的申請權利要求書所界定者為準。