驅動非易失性邏輯電路的方法
2023-04-28 00:43:21 4
專利名稱：驅動非易失性邏輯電路的方法
技術領域：
本發明涉及驅動非易失性邏輯電路的方法。
背景技術：
圖10 圖14是專利文獻I的圖I 圖5。如圖10所示，本發明的半導體存儲裝置10具有由強介電體層13和半導體層14構成的層疊膜，在層疊膜的強介電體層13—側形成第I電極12,在層疊膜的半導體層14 一側形成多個第2電極15a 15c。另外,這些層形成在基板11上。圖IIA和圖IlB是表示半導體存儲裝置的初始狀態的圖，圖IlA是截面立體圖，圖IlB表示等效電路圖。·例如，在半導體層14使用η型半導體的情況下，在初始狀態下，以使強介電體層13的極化16與半導體層14的電子(多數載流子(carrier))稱合的方式,製作所有的極化16都朝向同一個方向的狀態。此時，在半導體層14與強介電體層13的邊界附近，蓄積有由強介電體層13的極化電荷激發的二維電子17，半導體層14成為低電阻狀態。因此，由於半導體層14與金屬電極同樣起到作為電流通道的作用，因此，能夠將半導體層14視為普通的電極。此時，如圖IlB所示，半導體層14與第2電極15a 15c的導通狀態成為短路。在該狀態下，如圖12A所示，如果在任意選擇的第2電極15c上，施加相對於第I電極12較高的偏置電壓，僅使形成了第2電極15c的部位中的強介電體層13的極化反轉，則由於極化朝向排斥半導體層14內的電子的方向，所以僅形成了第2電極15c的部位中的半導體層14的區域(A)進行耗盡18，成為高電阻狀態。其結果是，如圖12B所示，半導體層14與第2電極15c的導通狀態成為開路(open)。圖13A 圖13C表示形成了第2電極15的部位中的半導體層14的2個電阻狀態，圖13A是低電阻狀態時的截面圖，圖13B是高電阻狀態時的截面圖，圖13C是表示半導體層14與第2電極15之間的片電阻值的表。如該表所不，形成了第2電極15a 15c的部位中的半導體層14的各區域(A)，由於強介電體層13的極化促進效果，能夠取得片電阻值不同的2個狀態。在圖13B表示的狀態中，如果在第2電極15上施加相對於第I電極12較低的偏置電壓，使強介電體層13的極化再次反轉，則由於極化朝向蓄積電子的方向，所以形成了第2電極15的部位中的半導體層14的區域(A)再次返回到低電阻狀態。其結果是，半導體層14與第2電極15的導通狀態再次成為短路。圖14A 圖14C是表示用4端子法測定半導體層14的電阻值的結果的圖，圖14A是蓄積有二維電子的低電阻狀態時的測定圖，圖14B是排斥了二維電子的高電阻狀態時的測定圖，圖14C是表示各個測定結果的表。如該表所示，低電阻狀態的半導體層14的片電阻值大致是I X IO3 Ω / 口以下，高電阻狀態的半導體層14的片電阻值大致是I X IO6 Ω / 口以上。從專利文獻I的段落號〔0057〕和〔0062〕 〔0067〕中引用上述的記述。其與特開2009-099606號公報的段落號0028和0033 0038對應。先行技術文獻專利文獻I :美國專利申請公開第2009/0097299號說明書(與特開2009-099606號公報的內容相同)
發明內容
發明要解決的課題本發明的目的是提供驅動利用了圖10 圖14所示的電阻狀態切換的非易失性邏輯電路的新方法。
用於解決課題的方法本發明的一個方式是驅動非易失性邏輯電路的方法，具有以下的工序(a) (d)準備上述非易失性邏輯電路的工序(a)，其中，上述非易失性邏輯電路具有控制電極、強介電體膜、半導體膜和電極組，上述控制電極、上述強介電體膜、上述半導體膜和上述電極組以此順序層疊，電極組具有電源電極、輸出電極、第I 第8輸入電極和第I 第4邏輯設定電極，X方向、Y方向和Z方向，分別是上述強介電體膜的長度方向、與上述長度方向正交的方向和上述層疊方向，沿著X方向，第I 第8輸入電極和第I 第4邏輯設定電極夾在上述電源電極與上述輸出電極之間，沿著Y方向，配置上述第I 第4邏輯設定電極，沿著Y方向，配置上述第I 第4輸入電極，沿著Y方向，配置上述第5 第8輸入電極，沿著X方向，配置上述第I輸入電極、上述第5輸入電極和上述第I邏輯設定電極，沿著X方向，配置上述第2輸入電極、上述第6輸入電極和上述第2邏輯設定電極，沿著X方向，配置上述第3輸入電極、上述第7輸入電極和上述第3邏輯設定電極，沿著X方向，配置上述第4輸入電極、上述第8輸入電極和上述第4邏輯設定電極；將上述非易失性邏輯電路設定成從AND、OR、NAND, NOR或XOR中選擇出的I個邏輯的工序(b)，其中，￥1、￥麼、￥8、￥(和￥0是分別施加到上述控制電極和上述第I 第4邏輯設定電極的電壓，在設定AND的情況下，施加滿足下面的不等式(I)的電壓，Vl > VA、V1 < VB、V1 < VC 和 Vl VA、V1 > VB、V1 > VC 和 Vl < VD ......(II)在設定NAND的情況下，施加滿足下面的不等式(III)的電壓，Vl VB、V1 > VC 和 Vl > VD ......(III)在設定NOR的情況下，施加滿足下面的不等式(IV)的電壓，Vl < VA、V1 < VB、V1 VD ......(IV)
在設定XOR的情況下，施加滿足下面的不等式(V)的電壓，Vl VB、V1 > VC 和 Vl < VD ......(V);將從第I 第4狀態中選擇出的I種狀態寫入到上述非易失性邏輯電路中的工序
(C),其中，Va Vh是分別施加到上述第I 第8輸入電極的電壓，在寫入上述第I狀態的情況下，施加滿足下面的不等式(VI)的電壓Vl、Va Vh。Vl > Va、Vl >Vb、Vl <Vc、Vl Ve、Vl Vg 和 Vl <Vh ......
(VI)在寫入上述第2狀態的情況下，施加滿足下面的不等式(VII)的電壓Vl、Va Vh。Vl < Va、Vl Vc、Vl >Vd、Vl >Ve、Vl Vg 和 Vl <Vh ......
(VII)在寫入上述第3狀態的情況下，施加滿足下面的不等式(VIII)的電壓VI、Va Vh0Vl > Va、Vl >Vb、Vl <Vc、Vl <Vd、Vl Vf、Vl Vh ......
(VIII)
在寫入上述第4狀態的情況下，施加滿足下面的不等式(IX)的電壓Vl、Va Vh。Vl < Va、Vl Vc、Vl >Vd、Vl Vf、Vl Vh ......
(IX)在上述工序(b)中當設定AND時，第I狀態是低電阻狀態，第2 第4狀態是高電阻狀態，在上述工序(b)中當設定OR時，第I 第3狀態是低電阻狀態，第4狀態是高電阻狀態，在上述工序(b)中當設定NAND時，第2 第4狀態是低電阻狀態，第I狀態是高電阻狀態，在上述工序(b)中當設定NOR時，第4狀態是低電阻狀態，第I 第3狀態是高電阻狀態，在上述工序(b)中當設定XOR時，第2狀態和第3狀態是低電阻狀態，第I狀態和第4狀態是高電阻狀態；和測定通過在上述電源電極與上述輸出電極之間施加電位差而產生的電流，基於上述電流決定寫入到上述非易失性邏輯電路的狀態是上述高電阻狀態或上述低電阻狀態的哪一種的工序(d)。另外，本發明的其它方式是具有控制電極、強介電體膜、半導體膜和電極組的非易失性邏輯電路，其中，上述控制電極、上述強介電體膜、上述半導體膜和上述電極組以此順序層疊，電極組具有電源電極、輸出電極、第I 第8輸入電極和第I 第4邏輯設定電極，X方向、Y方向和Z方向，分別是上述強介電體膜的長度方向、與上述長度方向正交的方向和上述層疊方向，沿著X方向，第I 第8輸入電極和第I 第4邏輯設定電極夾在上述電源電極與上述輸出電極之間，沿著Y方向，配置上述第I 第4邏輯設定電極，沿著Y方向，配置上述第I 第4輸入電極，沿著Y方向，配置上述第5 第8輸入電極，沿著X方向，配置上述第I輸入電極、上述第5輸入電極和上述第I邏輯設定電極，沿著X方向，配置上述第2輸入電極、上述第6輸入電極和上述第2邏輯設定電極，沿著X方向，配置上述第3輸入電極、上述第7輸入電極和上述第3邏輯設定電極，沿著X方向，配置上述第4輸入電極、上述第8輸入電極和上述第4邏輯設定電極。發明的效果本發明提供驅動能夠切換成從邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)以及邏輯異或(XOR)的任意種中選擇出的I種邏輯的非易失性邏輯電路的新方法。
圖IA表示實施方式I的非易失性邏輯電路20的俯視圖。圖IB表示實施方式I的非易失性邏輯電路20的A-A』線截面圖。圖2表不在實施方式I中，輸入電極17a 17h與第I和第2輸入信號的關係。圖3表不實施方式I中的真值表。圖4表示5種邏輯與邏輯設定電極18a 18d之間的關係。圖5表不5種邏輯與施加於邏輯設定電極18a 18d的具體的電壓之間的關係。圖6表示第I 第4狀態、施加電壓和5種邏輯的關係。圖7A表示在第I狀態下，具體施加於邏輯設定電極18a 18d的電壓。圖7B表示在第2狀態下，具體施加於邏輯設定電極18a 18d的電壓。圖7C表示在第3狀態下，具體施加於邏輯設定電極18a 18d的電壓。圖7D表示在第3狀態下，具體施加於邏輯設定電極18a 18d的電壓。圖8是表示與施加於電極的電壓對應的極化的差異的截面圖。圖9表不在實施例I中，第I和第2輸入信號、5種邏輯以及在第I 第4狀態下算出的最大和最小電阻值的關係。圖10表示專利文獻I的圖I。圖IlA表示專利文獻I的圖2(a)。圖IlB表示專利文獻I的圖2(b)。 圖12A表示專利文獻I的圖3 (a)。圖12B表示專利文獻I的圖3 (b)。圖13A表示專利文獻I的圖4(a)。圖13B表示專利文獻I的圖4(b)。圖13C表示專利文獻I的圖4(c)。圖14A表示專利文獻I的圖5 (a)。圖14B表示專利文獻I的圖5 (b)。圖14C表示專利文獻I的圖5 (C)。
具體實施例方式以下，參照
本發明的實施方式。(實施方式I)(非易失性邏輯電路20的結構)圖IA表示實施方式I的非易失性邏輯電路20的俯視圖。圖IB表示圖IA中的A-A』的截面圖。如圖IB所不,控制電極12、強介電體膜13、半導體膜14、電極組15 18依次層疊在基板11上。電極組具有電源電極15、輸出電極16、第I 第8輸入電極17a 17h和第I 第4邏輯設定電極18a 18d。 如圖IA和圖IB所示，X方向、Y方向和Z方向分別是上述強介電體膜(13)的長度方向、與長度方向正交的方向和層疊方向。沿著X方向，第I 第8輸入電極17a 17h和第I 第4邏輯設定電極18a 18d夾在電源電極15與輸出電極16之間。沿著Y方向，配置第I 第4邏輯設定電極18a 18d。沿著Y方向，配置第I 第4輸入電極17a 17d。沿著Y方向，配置第5 第8輸入電極17e 17d。沿著X方向，配置第I輸入電極17a、第5輸入電極17e和第I邏輯設定電極18a。圖IA中，沿著X方向，第5輸入電極17e夾在第I邏輯設定電極18a與第I輸入電極17a之間。沿著X方向，配置第2輸入電極17b、第6輸入電極17f和第2邏輯設定電極18b。圖IA和圖IB中，沿著X方向，第6輸入電極17f夾在第2邏輯設定電極18b與第2輸入電極17b之間。沿著X方向，配置第3輸入電極17c、第7輸入電極17g和第3邏輯設定電極18c。圖IA中，沿著X方向，第7輸入電極17g夾在第3邏輯設定電極18c與第3輸入電極17c之間。沿著X方向，配置第4輸入電極17d、第8輸入電極17h和第4邏輯設定電極18d。圖IA中，沿著X方向，第8輸入電極17h夾在第4邏輯設定電極18d與第4輸入電極17d之間。在非易失性邏輯電路20中，根據強介電體膜13中的極化的大小，控制流過半導體膜14的電流。即，在強介電體膜13的極化與+Z方向一致的情況下，在半導體膜14中激發的電子使半導體膜14成為低電阻。反之，在該極化與-Z方向一致的情況下，從半導體膜14逃逸的電子使半導體膜14成為高電阻。在輸入電極17a 17h與控制電極12之間和邏輯設定電極18a 18d與控制電極12之間施加電壓,控制半導體膜14的電阻值。由此，能夠使電源電極15與輸出電極16之間的電阻值變化。通過該電阻值的變化，非易失性邏輯電路20能夠執行邏輯運算。以下，說明該邏輯運算。(使用了非易失性邏輯電路20的邏輯運算)
接著，參照圖4 圖7，說明由非易失性邏輯電路20進行的邏輯運算。非易失性邏輯電路20執行2輸入I輸出的邏輯運算。2個輸入信號由第I輸入信號和第2輸入信號構成。該邏輯運算大致分為通過邏輯設定電極18a 18d進行的邏輯設定和向輸入電極17a 17h的輸入寫入。首先，非易失性邏輯電路20通過邏輯設定電極18a 18d ，設定成具有從由邏輯與(AND)、邏輯或(0R)、邏輯與非(NAND)、邏輯或非(NOR)和邏輯異或(XOR)構成的組中選擇出的I種邏輯。當然不必說，不會在非易失性邏輯電路20中同時設定2種以上的邏輯。接著，經由輸入電極17a 17h，在非易失性邏輯電路20中輸入第I輸入信號和第2輸入信號。(邏輯設定)在輸入寫入之前，非易失性邏輯電路20設定成具有從邏輯與(AND)、邏輯或(0R)、邏輯與非(NAND)、邏輯或非(NOR)和邏輯異或(XOR)中選擇出的I種邏輯。以下說明邏輯設定的順序。優選在邏輯設定之前進行第I復位動作。在第I復位動作中，對邏輯設定電極18a 18d施加電壓Vin,而且對控制電極12施加滿足Vin VA，V1 <VB，V1 <VC 和 Vl VA，V1 >VB，V1 >VC 和 Vl < VD ......(II)更具體地講，一邊Vl保持為0V，一邊施加-IOV的VA、-IOV的VB、-IOV的VC和IOV 的 VD。在設定了 NAND的情況下，施加滿足以下不等式(III)的電壓。Vl VB，V1 >VC 和 Vl > VD ......(Ill)
更具體地講，一邊Vl保持為0V，一邊施加IOV的VA、_10V的VB、_10V的VC和-10V的VD。在設定了 NOR的情況下，施加滿足以下不等式(IV)的電壓。Vl < VA，V1 <VB，V1 VD ......(IV)更具體地講，一邊Vl保持為0V，一邊施加IOV的VA、10V的VB、10V的VC和-10V的VD。在設定了 XOR的情況下，施加滿足以下不等式(V)的電壓。Vl VB，V1 >VC 和 Vl < VD ......(V)更具體地講，一邊Vl保持為0V，一邊施加IOV的VA、_10V的VB、_10V的VC和IOV 的VD。圖4歸納邏輯設定時的邏輯設定電極18a 18d的狀態。圖5表示邏輯設定時的具體電位。圖4中的「0N」和「OFF」分別對應於-IOV和10V。控制電極12的電位始終維持為一定。優選維持為ον。(輸入寫入)以下，說明輸入寫入的順序。在輸入寫入時，在非易失性邏輯電路20中寫入從第I 第4狀態中選擇出的I種狀態。當然不必說，不會在非易失性邏輯電路20中同時寫入2種以上的狀態。優選在輸入寫入之前進行第2復位動作。在第2復位動作中，對輸入電極17a 17h施加電壓Vin,而且對控制電極12施加滿足Vin Va, Vl > Vb, Vl < Vc, Vl Ve, Vl Vg 和 Vl < Vh......
(VI)更具體地講，一邊保持Vl為0V，一邊施加-IOV的Va、-IOV的Vb、IOV的Vc、IOV的VcU -IOV 的 VeUOV 的 Vf、-IOV 的 Vg 和 IOV 的 Vh。在-IOV和+IOV分別與真(I)和假(O)對應的情況下，在第I 狀態下，對第I 第8輸入電極17a 17h分別輸入真(I)、真(I)、假(O)、假(O)、真(I)、假(O)、真(I)和假
(O)。在寫入第2狀態的情況下，施加滿足以下不等式(VII)的VI、Va Vh。Vl < Va，Vl Vc，Vl > Vd，Vl > Ve，Vl Vg 和 Vl < Vh ......
(VII)更具體地講，一邊保持Vl為0V、一邊施加IOV的Va、10V的Vb、-IOV的Vc、-IOV的 VcU -IOV 的 VeUOV 的 Vf、-IOV 的 Vg 和 IOV 的 Vh0S卩，在第2狀態下，對第I 第8輸入電極17a 17h分別輸入假(O)、假(O)、真⑴、真⑴、真⑴、假(O)、真⑴和假(O)。在寫入第3狀態的情況下，施加滿足以下不等式(VIII)的VI、Va Vh。Vl > Va，Vl > Vb，Vl < Vc，Vl < Vd，Vl Vf，Vl Vh ......
(VIII)更具體地講，一邊保持Vl為0V，一邊施加-IOV的Va、-IOV的Vb、IOV的Vc、IOV的VcU IOV 的 Ve、-IOV 的 Vf、IOV 的 Vg 和-IOV 的 Vh。即，在第3狀態下，對第I 第8輸入電極17a 17h分別輸入真(I)、真(I)、假
(0)、假(O)、假(O)、真(I)、假(O)和真(I)。在寫入第4狀態的情況下，施加滿足以下不等式(IX)的Vl、Va Vh。Vl < Va, Vl Vc, Vl > Vd, Vl Vf, Vl Vh......
(IX)更具體地講，一邊保持Vl為0V，一邊施加IOV的Va、10V的Vb、-IOV的Vc、-IOV的 VcU IOV 的 Ve、-IOV 的 Vf、IOV 的 Vg 和-IOV 的 Vh0S卩，在第4狀態下，對第I 第8輸入電極17a 17h分別輸入假(O)、假(O)、真
(1)、真(I)、假(O)、真(I)、假(O)和真⑴。圖6歸納輸入寫入時的輸入電極17a 17h的電位。圖3所示的第I和第2輸入信號中的「I」和「O」分別對應於圖6所示的輸入電壓的-IOV和10V。控制電極12的電位始終維持為一定。優選維持為0V。圖7A 圖7D分別對應於第I 第4狀態。圖8表示施加-IOV和IOV到邏輯設定電極18a 18d和輸入電極17a 17h時的強介電體膜13的極化狀態和半導體膜14的狀態。施加了 -IOV的位於輸入電極33下面的半導體31，由於因強介電體膜13的極化30a產生的電子的蓄積，所以具有低的電阻。施加了 IOV的位於輸入電極34下面的半導體32,由於因強介電體膜13的極化30b產生的電子逃逸，所以具有高的電阻。寫入輸入之後，能夠切斷非易失性邏輯電路的電源。(讀出)以下，說明來自非易失性邏輯電路20的讀出。在電源電極15與輸出電極16之間施加電位差，測定流過半導體膜14的電流。在該電流的測定時，優選對控制電極12、邏輯設定電極18a 18d和輸入電極17a 17h施加OV0施加於電源電極15與輸出電極16之間的電位差，優選在邏輯運算時施加於控制電極12邏輯與設定電極18a 18d之間和控制電極12與輸入電極17a 17h的電位差的1/5。電源電極15與輸出電極16之間的電位差的I個例子是O. IV。 根據該電流決定電阻值。即，基於所測定的電流的大小，決定非易失性邏輯電路20的狀態是高電阻狀態或低電阻狀態的哪一種。在非易失性邏輯電路20中設定了邏輯與(AND)的情況下，第一狀態是低電阻狀態。第二狀態、第三狀態和第四狀態是高電阻狀態。在非易失性邏輯電路20中設定了邏輯或(OR)的情況下，第一狀態、第二狀態和第三狀態是低電阻狀態。第四狀態是高電阻狀態。在非易失性邏輯電路20中設定了邏輯與非(NAND)的情況下，第二狀態、第三狀態和第四狀態是低電阻狀態。第一狀態是高電阻狀態。在非易失性邏輯電路20中設定了邏輯或非(NOR)的情況下，第四狀態是低電阻狀態。第一狀態、第二狀態和第三狀態是高電阻狀態。在非易失性邏輯電路20中設定了邏輯異或(XOR)的情況下，第二狀態和第三狀態是低電阻狀態。第一狀態和第四狀態是高電阻狀態。高電阻狀態和低電阻狀態分別與基於第I輸入信號和第2輸入信號的邏輯的假和真對應。通過這樣的方式，非易失性邏輯電路20作為具有從由非易失性邏輯與(AND)、非易失性邏輯或(0R)、非易失性邏輯與非(NAND)、非易失性邏輯或非(N0R)、非易失性邏輯異或(XOR)構成的組中選擇出的I種邏輯的電路的發揮作用。(實施例)以下記述的實施例更詳細地說明本發明。(實施例I)(I)在具有由矽氧化膜覆蓋的表面的矽基板11上，使用電子槍蒸鍍法，依次形成具有5nm厚度的鈦膜和具有30nm厚度的鉬膜。進而，用脈衝雷射沉積法形成具有IOnm厚度的SrRu03(以下，記為SR0)膜。通過這樣的方式，在矽基板11上形成控制電極12。(2)將基板加熱到700°C。在PLD腔內，使用脈衝雷射沉積法(PLD)形成具有450nm厚度的由Pb (Zr，Ti)03構成的強介電體膜13。(3)將基板的溫度設定成400°C，在該PLD腔內形成具有30nm厚度的由ZnO構成的半導體膜14。(4)在半導體膜14上，通過光刻形成抗蝕劑的圖案。之後，通過使用硝酸的蝕刻，除去沒有被抗蝕劑覆蓋的部分的半導體膜14。(5)在半導體膜14上，通過光刻對抗蝕劑進行圖案形成。通過溼法蝕刻除去不需要的半導體膜14。之後，在半導體膜14上，通過光刻再一次對抗蝕劑進行圖案形成。在此基礎上，通過電子槍蒸鍍法形成具有5nm厚度的Ti膜和具有30nm厚度的Pt膜。除去抗蝕齊U，形成電源電極15、輸出電極16、邏輯設定電極18a 18d和輸入電極17a 17h。所得到的非易失性邏輯電路20，具有100平方微米的邏輯設定電極18a 18d、100平方微米的輸入電極17a 17h和10微米的電極間隔。在非易失性邏輯電路20中，基於圖6和圖7寫入從第一 第四狀態中選擇出的I種狀態。之後，在電源電極15與輸出電極16之間施加O. IV的電位差，基於在電源電極15與輸出電極16之間流過的電流，算出非易失性邏輯電路20的電阻值。圖9表示在第一 第四狀態下算出的電阻值。「O」和「I」分別是指所得到的電阻值的最大值和最小值。根據圖9可以理解，在設定了邏輯與(AND)的情況下，第一狀態是「 1」，第二狀態、第三狀態和第四狀態是「O」。 在設定了邏輯或(OR)的情況下，第一狀態、第二狀態和第三狀態是「1」，第四狀態是 「O」。在設定了邏輯與非(NAND)的情況下，第二狀態、第三狀態和第四狀態是「1」，第一狀態是「O」。在設定了邏輯或非(NOR)的情況下，第四狀態是「1」，第一狀態、第二狀態和第三狀態是「O」。在設定了邏輯異或(XOR)的情況下，第二狀態和第三狀態是「1」，第一狀態和第四狀態是「O」。產業上的可利用性本發明提供驅動能夠切換成邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)或者邏輯異或(XOR)的任一種的非易失性邏輯電路的新方法。符號的說明11 基板12 控制電極13 強介電體膜14 半導體膜15 電源電極16 輸出電極17a 第I輸入電極17b 第2輸入電極17c 第3輸入電極17d 第4輸入電極17e 第5輸入電極17f 第6輸入電極17g 第7輸入電極17h 第8輸入電極18a 第I邏輯設定電極
18b第2邏輯設定電極18c第3邏輯設定電極18d第4邏輯設定電極20非易失性邏輯電路30a強介電體膜13中的向上的極化30b強介電體膜13中的向下的極化31半導體膜14中的低電阻部分、
32半導體膜14中的高電阻部分33輸入信號「I」的電極34輸入信號「 O 」的電極
權利要求
1. 一種驅動非易失性邏輯電路的方法，其特徵在於 具有以下エ序(a) ⑷ 準備所述非易失性邏輯電路的エ序(a)， 其中，所述非易失性邏輯電路具有控制電扱、強介電體膜、半導體膜和電極組， 所述控制電極、所述強介電體膜、所述半導體膜和所述電極組以此順序層疊， 電極組具有電源電極、輸出電極、第I 第8輸入電極和第I 第4邏輯設定電扱， X方向、Y方向和Z方向，分別是所述強介電體膜的長度方向、與所述長度方向正交的方向和所述層疊方向， 沿著X方向，第I 第8輸入電極和第I 第4邏輯設定電極夾在所述電源電極與所述輸出電極之間， 沿著Y方向，配置所述第I 第4邏輯設定電極， 沿著Y方向，配置所述第I 第4輸入電極， 沿著Y方向，配置所述第5 第8輸入電極， 沿著X方向，配置所述第I輸入電極、所述第5輸入電極和所述第I邏輯設定電扱， 沿著X方向，配置所述第2輸入電極、所述第6輸入電極和所述第2邏輯設定電扱， 沿著X方向，配置所述第3輸入電極、所述第7輸入電極和所述第3邏輯設定電扱， 沿著X方向，配置所述第4輸入電極、所述第8輸入電極和所述第4邏輯設定電極；將所述非易失性邏輯電路設定成從AND、OR、NAND, NOR或XOR中選擇出的I個邏輯的ェ序(b)， 其中，V1、VA、VB、VC和VD是分別施加到所述控制電極和所述第I 第4邏輯設定電極的電壓， 在設定AND的情況下，施加滿足下面的不等式(I)的電壓， Vl > VA、V1 < VB、Vl < VC 和 Vl VA、V1 > VB、Vl > VC 和 Vl < VD ......(II) 在設定NAND的情況下，施加滿足下面的不等式(III)的電壓， Vl VB、Vl > VC 和 Vl > VD ......(III) 在設定NOR的情況下，施加滿足下面的不等式(IV)的電壓， Vl < VA、V1 < VB、Vl VD ......(IV) 在設定XOR的情況下，施加滿足下面的不等式(V)的電壓， Vl VB, Vl > VC 和 Vl < VD ......(V)； 將從第I 第4狀態中選擇出的I種狀態寫入到所述非易失性邏輯電路中的エ序(c)， 其中，Va Vh是分別施加到所述第I 第8輸入電極的電壓， 在寫入所述第I狀態的情況下，施加滿足下面的不等式(VI)的電壓Vl、Va Vh。
Vl > Va、Vl > Vb、Vl < Vc、Vl Ve、Vl Vg 和 Vl < Vh ......(VI) 在寫入所述第2狀態的情況下，施加滿足下面的不等式(VII)的電壓VI、Va Vh。
Vl < Va、Vl Vc、Vl > VcU Vl > Ve、Vl Vg 和 Vl < Vh ......(VII)在寫入所述第3狀態的情況下，施加滿足下面的不等式(VIII)的電壓Vl、Va Vh。
Vl > Va、Vl > Vb、Vl < Vc、Vl < VcU Vl Vf, Vl Vh ......(VIII) 在寫入所述第4狀態的情況下，施加滿足下面的不等式(IX)的電壓Vl、Va Vh。
Vl < Va、Vl Vc、Vl > VcU Vl Vf、Vl Vh ......(IX) 在所述エ序(b)中當設定AND時，第I狀態是低電阻狀態，第2 第4狀態是高電阻狀態， 在所述エ序(b)中當設定OR時，第I 第3狀態是低電阻狀態，第4狀態是高電阻狀態， 在所述エ序(b)中當設定NAND時，第2 第4狀態是低電阻狀態，第I狀態是高電阻狀態， 在所述エ序(b)中當設定NOR時，第4狀態是低電阻狀態，第I 第3狀態是高電阻狀態， 在所述エ序(b)中當設定XOR時，第2狀態和第3狀態是低電阻狀態，第I狀態和第4狀態是高電阻狀態；和 測定通過在所述電源電極與所述輸出電極之間施加電位差而產生的電流，基於所述電流決定寫入到所述非易失性邏輯電路的狀態是所述高電阻狀態或所述低電阻狀態的哪一種的エ序⑷。
2.如權利要求I所述的方法，其特徵在於 在所述エ序(C)中， 對所述第I和第2輸入電極都輸入作為真或假的任一個的第I輸入信號， 對所述第3和第4輸入電極都輸入所述第I輸入信號的非， 對所述第5和第7輸入電極都輸入作為真或假的任一個的第2輸入信號， 對所述第6和第8輸入電極都輸入所述第2輸入信號的非， 所述高電阻狀態和所述低電阻狀態，分別與基於所述第I輸入信號和第2輸入信號的所述I種邏輯的假和真對應。
3.如權利要求I所述的方法，其特徵在於 在所述エ序(a)與所述エ序(b)之間還具有以下的エ序(e) 對所述第I 第4邏輯設定電極施加電壓Vin，而且對所述控制電極施加電壓Vreset (其中，Vreset > Vin)的エ序(e)。
4.如權利要求I所述的方法，其特徵在幹 在所述エ序(b)與所述エ序(c)之間還具有以下的エ序(f) 對所述第I 第8輸入電極施加電壓Vin,而且對所述控制電極施加電壓Vreset (其中，Vreset > Vin)的エ序(f)。
5.如權利要求3所述的方法，其特徵在於 在所述エ序(b)與所述エ序(c)之間還具有以下的エ序(f) 對所述第I 第8輸入電極施加電壓Vin,而且對所述控制電極施加電壓Vreset (其中，Vreset > Vin)的エ序(f)。
6.如權利要求I所述的方法，其特徵在幹 在所述エ序(C)與所述エ序(d)之間還具有以下的エ序(g) 切斷所述非易失性邏輯電路的電源的エ序(g)。
7.一種非易失性邏輯電路，其特徵在幹 具有控制電扱、強介電體膜、半導體膜和電極組， 其中， 所述控制電極、所述強介電體膜、所述半導體膜和所述電極組以此順序層疊， 電極組具有電源電極、輸出電極、第I 第8輸入電極和第I 第4邏輯設定電扱， X方向、Y方向和Z方向，分別是所述強介電體膜的長度方向、與所述長度方向正交的方向和所述層疊方向， 沿著X方向，第I 第8輸入電極和第I 第4邏輯設定電極夾在所述電源電極與所述輸出電極之間， 沿著Y方向，配置所述第I 第4邏輯設定電極， 沿著Y方向，配置所述第I 第4輸入電極， 沿著Y方向，配置所述第5 第8輸入電極， 沿著X方向，配置所述第I輸入電極、所述第5輸入電極和所述第I邏輯設定電扱， 沿著X方向，配置所述第2輸入電極、所述第6輸入電極和所述第2邏輯設定電扱， 沿著X方向，配置所述第3輸入電極、所述第7輸入電極和所述第3邏輯設定電扱， 沿著X方向，配置所述第4輸入電極、所述第8輸入電極和所述第4邏輯設定電扱。
全文摘要
本發明提供驅動能夠切換成從邏輯與(AND)、邏輯或(OR)、邏輯與非(NAND)、邏輯或非(NOR)或者邏輯異或(XOR)的任一種中選擇出的1種邏輯非易失性邏輯電路的新方法。
文檔編號H03K19/20GK102714497SQ201180003039
公開日2012年10月3日 申請日期2011年5月23日 優先權日2010年9月2日
發明者金子幸廣 申請人:松下電器產業株式會社