一種聯合不等能力保護和串擾避免的片上總線編碼的製作方法

2023-04-26 01:53:51

專利名稱：一種聯合不等能力保護和串擾避免的片上總線編碼的製作方法
技術領域：
本發明屬於片上網絡和集成電路設計的應用技術領域，特別是基於片上網絡的片 上總線編碼設計。
背景技術：
在深亞微米(DSM)片上系統(SoC)設計中，由於線間串擾的影響，全局互連總線產 生了極大的延時和功耗，串擾噪聲和電磁幹擾使得片上總線極易發生錯誤傳輸。與此同時， 由高能中子和α粒子產生的電離輻射會引發單粒子翻轉事件(SEU)，使得諸如路由緩衝、 存儲單元和寄存器這樣的串行邏輯發生比特翻轉。片上網絡(NoC)作為未來SoC的發展 方向，核間的高速、可靠和低功耗通信是片上總線設計的關鍵。總線編碼是一種改善功耗、 延時和可靠性的有效手段，目前在這一領域提出了通過減少自過渡和耦合過渡的低功耗碼 (LPC, low power coding) ^M7JnMWW^ (CAC, crosstalk avoidancecoding) > L^i, 及改善可靠性的差錯控制碼(ECC，error correction coding)。LPC通過減少過渡活動來減少充放電所引發的總線功耗，其中，參考文獻Man M R, Burleson W P. Bus-invert coding for low-power 1/0[J]. IEEE Transaction on Very Large ScaleInteger (VLSI) system, March 1995，(3) :49-58.提出的反相碼 BIC (bus-invert codes)僅考慮 了自過渡活動，而參考文獻 Zhang Y，Lach J, Skadron K， et al. Odd/even bus invert withtwo-phase transfer for buses with coupling[C]// Proceedings of the 2002 InternationalSymposium on Low Power Electronics and Design. Monterey, USA [ISLPED]，August 2002 :12-14.提出的奇偶反相碼 0/E BIC(odd-even bus-invert coding)通過同時減小自過渡和耦合過渡來降低功耗。這兩種 LPC不具備差錯控制特性，而且由於其編解碼過程過於複雜，對片上通信的整體延時會帶來 很大的影響。CAC目前主要是針對最大耦合ρ = 2的情況。參考文獻Duan C, Tirumala A，Khatri S P. Analysis and avoidance of cross-talk in on-chip buses[C]// Proceedings of hot interconnects, Monterey, CA, USA [ACM], 2001 :133-138.中提出的 CAC 通過使 相繼傳輸的數據碼字不引起相鄰線發生反方向過渡，將最差延時減小為(1+2λ) τ0Ο上 述條件被稱為禁用過渡條件FT (forbidden transition)，滿足該條件的碼為禁用過渡碼 (FTC, forbidden transition code)，通過在相鄰線間插入屏蔽線是最簡單的FTC。參考 文獻 Victor B, Keutzer K. Bus encoding toprevent crosstalk delay [C] // IEEE/ACM International Conference on Computer Aided Design, Montreal, Canada [ICCAD], November 2001 :57-63.通過使傳輸的碼字都不含「010」和「 101 」模式使最差延時變為 (1+2 λ) τ0Ο上述條件被稱為禁用模式條件FP (forbidden pattern)，滿足該條件的碼是禁 用模式碼(FPC，forbidden pattern code)，通過複製每一數據比特可以得到最簡單的FPC。 滿足FTC和FPC的CAC碼對自過渡和耦合過渡會有所改善，因而它們具備一定的LPC特性， 但沒有差錯控制特性。
目前的ECC只是一些簡單奇偶校驗碼、周期循環碼和Hamming碼等。然而，這些 ECC並不具有CAC和LPC特性。在NoC存儲轉發路由策略中，信息包結構可分為包頭部分 和數據部分，其中數據部分包含了數據位和校驗位。通過調節校驗矩陣(H矩陣)的線性 依賴性，不等能力保護碼(UEP)為信息的不同部分提供了不同級別的保護能力。參考文 獻 Avijit D, Touba N A. Reliable network-on-chip using a low cost unequal error protectioncode[C]// 22nd IEEE international symposium on defect and fault tolerance in VLSI system, Washington, DC, USA [IEEE Computer Society],2007 3-11.提出了單比特糾錯、相鄰雙比特檢錯、選擇性相鄰雙比特糾錯碼(SEC-DAED-SDAEC)， 它具有如下屬性1)所有的單比特錯誤可以被糾錯；幻所有的相鄰雙比特錯誤可以被檢 錯；3)包頭部分內以及包頭與數據部分的交叉處的所有相鄰雙比特錯誤可以被糾錯。但 SEC-DAED-SDAEC碼不具備串擾避免特性。

發明內容
為了實現低功耗、高速和可靠NoC片上通信，本發明提出了一種聯合 SEC-DAED-SDAEC 和 CAC 的綜合碼。稱為 SEC-DAED-SDAEC+DAP 碼。在NoC中，信息的傳輸依靠存儲轉發路由策略，因此信息包包含包頭部分和數據 部分，包頭部分包含有重要的路由地址。如果包頭部分誤碼，會導致整個信息包傳輸錯誤， 引起NoC性能惡化。本發明的聯合碼中，SEC-DAED-SDAEC碼部分可以為信息包頭部分提供 比數據部分更強的檢錯糾錯能力，降低信息包頭部分的誤碼概率。然而，SEC-DAED-SDAEC只有差錯控制特性，由它所得到碼字沒有串擾避免特性，因 而並不完全適合用於DSM總線設計。在DSM總線中，串擾對傳輸延時以及功耗有極大的影 響，消除串擾是提高總線性能的關鍵。基於統一編碼框架，本發明為SEC-DAED-SDAEC增加 串擾避免特性，即聯合SEC-DAED-SDAEC和CAC碼，可以在SEC-DAED-SDAEC之後直接級聯線 性CAC碼。本發明考慮選用串擾因子ρ = 2的線性CAC碼，其中屏蔽碼和複製碼都能夠將最 差延時減小為(1+2λ)、，它們的冗餘信息是一樣的，因而有相同的總線面積代價。然而， 複製碼可以將SEC-DAED-SDAEC的Hamming距離增加一倍，因而由複製碼得到的聯合碼比由 屏蔽碼得到的聯合碼有更強的糾錯能力。本發明在複製碼中再增加了 Ibit校驗位，可以使 得碼的Hamming距離再增加1，進一步提高抗串擾特性。因此本發明中的線性CAC碼選用復 制校驗碼(DAP)。SEC-DAED-SDAEC+DAP聯合碼的編碼過程如下。對於頭部為m_bit，數據為n_bit 的(m，η)信息，編碼分兩個階段，階段I進行(m，η, k) SEC-DAED-SDAEC編碼，得到不具有 CAC特性的p-bit碼字，ρ = m+n+k。為了減小該碼字的總線延時，在階段II進行DAP編 碼。首先，對P-bit碼字每一信息比特進行複製得到兩份拷貝拷貝a(由、… 組成)和 拷貝b(由lv"bp組成)；並將由p-bit碼字的奇偶校驗位PO附加到拷貝a中，從而拷貝 a 為(m，η, k+1) SEC-DAED-SDAEC，它比普通 SEC-DAED-SDAEC 多了 Ibit 的奇偶校驗位。由 於SEC-DAED-SDAEC對信息頭部有2_bit的糾錯能力，而對其餘數據部分有l_bit的糾錯能 力，因而信息包頭部分和數據部分的Hamming距離分別為5和3。通過級聯DAP碼後得到的 SEC-DAED-SDAEC+DAP碼的Hamming距離至少為7，這樣就可以糾正3_bit錯誤和檢測4_bit 錯誤。SEC-DAED-SDAEC+DAP聯合碼編碼後的碼字長度為2p+l。
SEC-DAED-SDAEC+DAP聯合碼的解碼過程如下。首先分別計算拷貝a以及拷貝b的 伴隨式和Sb。如果M = 0，即拷貝a無誤碼，則直接輸出拷貝a中的如…、作為解碼輸 出。如果M Φ 0，即拷貝a有誤碼，則需要判斷拷貝a中是奇數個誤碼還是偶數個誤碼。如 果&含偶數個1，則拷貝a含有偶數比特錯誤；由於SEC-DAED-SDAEC+DAP只能糾3_bit錯 誤，此時拷貝a有至少2-bit錯誤，則拷貝b至多有Ι-bit錯誤；由於SEC-DAED-SDAEC可以 糾Ι-bit錯誤，則可以利用Sb對拷貝b進行解碼輸出。如果&含奇數個1，則拷貝a中誤 碼位數可能是1個或3個；由於SEC-DAED-SDAEC+DAP只能糾3_bit錯誤，拷貝a有1個或 者3個錯誤，則拷貝b中有2個或0個錯誤。此時首先判斷Sb是否為0，若Sb = 0，則拷貝 b無誤碼，可以將拷貝b作為正確的解碼輸出。若Sb興0，則此時拷貝a只有Ibit錯誤，由 於SEC-DAED-SDAEC可以糾l_bit錯誤，從而可以將拷貝a解碼輸出。


圖 1 是 SEC-DAED-SDAEC+DAP 編碼框圖其中，11是SEC-DAED-SDAEC編碼器，12是奇偶校驗位生成器，13是複製碼發生器， 14 是 SEC-DAED-SDAEC 碼拷貝 a，15 是 SEC-DAED-SDAEC 碼拷貝 b。圖 2 是 SEC-DAED-SDAEC+DAP 的解碼框圖
具體實施方案圖1給出了 SEC-DAED-SDAEC+DAP聯合碼的編碼框圖。對於頭部為8_b i t，數 據為M-bit的(8，24)信息，編碼分兩個階段，階段I在編碼模塊11進行(8，24，6) SEC-DAED-SDAEC編碼，得到不具有CAC特性的38-bit碼字。為了減小該碼字的總線延時， 進行階段II編碼，即DAP編碼。其中，在模塊13對每一信息比特進行複製得到拷貝a(由 徹…知組成)和拷貝b 15(由^"1337組成)；並將由38-bit碼字的奇偶校驗位PO附加到 拷貝a中，從而得到(8，24，7) SEC-DAED-SDAEC碼的拷貝a 14，它比普通SEC-DAED-SDAEC多 了 Ibit的奇偶校驗位。由於SEC-DAED-SDAEC對信息包頭部分有2_bit的糾錯能力，而對 數據部分有Ι-bit的糾錯能力，因而信息包頭部分和數據部分的Hamming距離分別為5和 3。因而，圖1中通過級聯DAP碼後得到的SEC-DAED-SDAEC+DAP碼的Hamming距離至少為 7，這樣就可以糾3-bit錯誤和檢測4bit錯誤。圖2給出了 SEC-DAED-SDAEC+DAP聯合碼的解碼框圖。首先在流程21分別計算拷 貝a以及拷貝b的伴隨式Sa和Sb，拷貝a 14是(8，24，7) SEC-DAED-SDAEC,它可以糾Ibit 的錯誤和檢測2bit的錯誤。如果流程22發現拷貝a 14無誤碼，則流程28直接輸出拷貝a 14作為解碼結果。如果拷貝a 14有誤碼，則需要判斷拷貝a中是奇數個誤碼還是偶數個誤 碼，在流程23判斷&是否有奇數個1，即是否有Ibit或!Bbit錯誤。當&不含奇數個1， 則拷貝a 14含有偶數個比特錯誤，從而此時拷貝b 15至多有Ibit錯誤，可以在流程對利 用Sb對拷貝b進行解碼輸出。當&含奇數個1(即拷貝a 14有1個或3個誤碼，此時拷 貝b有2個或0個錯誤)。在流程25判斷Sb是否為0，若Sb為0，則拷貝b 15無誤碼，在 流程27可以將拷貝b作為正確的解碼輸出；若Sb不為0時，(則拷貝b 15有2-bit錯誤， 此時拷貝a只有Ι-bit錯誤)，從而可以在流程沈將拷貝a解碼輸出。
權利要求
1.聯合不等能力保護和串擾避免的片上總線編碼設計包括不等能力保護碼、串擾避免 碼和聯合碼。不等能力保護碼具有單比特糾錯、相鄰雙比特檢錯、選擇性相鄰雙比特糾錯 特性。串擾避免碼負責消除總線串擾的影響，使得最差延時由(1+4 λ) τ ^減小為(1+2 λ) τ0ο聯合碼負責將不等能力保護碼和串擾避免碼組合在一起，從而得到一種高速、可靠和 低功耗的片上總線綜合碼。
2.根據權利要求1所述的聯合不等能力保護和串擾避免的片上總線編碼設計，其特徵 在於針對基於NoC存儲轉發路由策略的信息包結構(信息包頭+信息數據)，通過調節校 驗矩陣(H矩陣)的線性依賴性，不等能力保護碼對信息數據部分具有相鄰雙比特檢錯和單 比特糾錯能力，同時對信息包頭部分有雙比特的糾錯能力，從而可以更好地保護信息包頭 所含的重要路由信息。
3.根據權利要求1所述的聯合不等能力保護和串擾避免的片上總線編碼設計，其特徵 在於通過採用基於複製校驗碼(DAP)的串擾避免碼，可以避免一些大延時和高功耗的總 線過渡，從而可以很好地改善串擾對總線功耗和延時的延時。
4.根據權利要求1所述的聯合不等能力保護和串擾避免的片上總線編碼設計，其特徵 在於通過基於統一編碼框架將不等能力保護碼和串擾避免碼聯合起來，聯合碼同時具有 不等能力保護碼的差錯控制特性和串擾避免碼的串擾避免特性。
全文摘要
本發明提出了一種基於聯合不等能力保護碼和串擾避免碼的綜合碼。其中，針對基於NoC存儲轉發路由策略的信息包結構，通過調節校驗矩陣(H矩陣)的線性依賴性，不等能力保護碼對信息具有相鄰雙比特檢錯和單比特糾錯能力，同時對信息包頭部分有雙比特的糾錯能力，從而可以更好地保護信息包頭所含的重要路由信息。不等能力保護碼後級聯串擾避免碼，可以避免一些大延時和高功耗的總線過渡，從而可以很好地改善串擾對總線功耗和延時的影響。本發明通過基於統一編碼框架將不等能力保護碼和串擾避免碼聯合起來得到一種綜合碼(稱為SEC-DAED-SDAEC+DAP碼)，該綜合碼同時具有不等能力保護碼的差錯控制特性和串擾避免碼的串擾避免特性。
文檔編號H03M13/11GK102130691SQ20101002808
公開日2011年7月20日 申請日期2010年1月13日 優先權日2010年1月13日
發明者凌翔, 胡劍浩, 謝國梁, 陳亦歐 申請人:電子科技大學