高遷移率ⅲ-ⅴ族半導體mos界面結構的製作方法

2023-04-25 16:31:41

專利名稱：高遷移率ⅲ-ⅴ族半導體mos界面結構的製作方法
技術領域：
本發明涉及半導體集成電路製造技術領域，具體涉及一種在III-V族半導體上實現高遷移率與低界面態密度的MOS界面結構，應用於高性能III-V族半導體CMOS技術。
背景技術：
現有的矽集成電路技術遵循摩爾定律通過縮小特徵尺寸來提高性能，這勢必帶來工藝設備和製造技術的複雜化，尤其是當半導體技術發展到納米尺度後，矽集成電路技術日益逼近其理論和技術的雙重極限，採用高遷移率溝道材料來提升矽基CMOS技術的性能已經成為延續摩爾定律的一個重要方向。III-V族半導體材料的室溫電子遷移率大約是矽的6 60倍，在低電場和強場下具有非常優異的電子輸運性能。並且，III-V族半導體擁有一系列晶格匹配的異質結材料體系，可以靈活地應用能帶工程和雜質工程同時對器件的性能進行裁剪。與同等技術水平的矽基微電子技術相比，III-V族半導體具有顯著的速度優勢、超低的電壓工作和極低的功耗。與新興的分子、量子電子器件相比，III-V族半導體已廣泛應用於高速電子與光電子領域，人們對其材料屬性與器件物理了解十分深入，其製造技術與主流矽基工藝兼容而且成熟可靠。可以預見，III-V族半導體技術將在新一代超高速、低功耗集成電路中佔有重要地位。III-V族半導體MOS器件的研究開始於二十世紀六十年代。然而，在過去四十年中，高質量熱穩定柵介質材料研發的滯後一直阻礙著III-V族半導體在大規模CMOS集成電路中的應用。近年來，矽基高k柵介質金屬柵技術在45納米CMOS中的成功應用為III-V 族半導體CMOS技術的研製提供了新的技術平臺。最新研究表明，採用原子層沉積(ALD)以及分子束外延(MBE)技術在III-V族半導體表面直接沉積高k柵介質材料已經實現了器件質量的的MOS界面。然而，直接在高遷移率溝道表面直接生長高k柵介質材料會帶來溝道載流子遷移率的下降、界面態密度高以及MOS界面的可靠性等方面的問題。因此，需要一種新的途徑在III-V族半導體上同時實現高載流子遷移率與低界面態密度，以滿足高性能 III-V族半導體CMOS技術的要求。

發明內容
(一 )要解決的技術問題本發明的主要目的是提供一種高遷移率III-V族半導體MOS界面結構，以同時實現高載流子遷移率與低界面態密度，滿足高性能III-V族半導體CMOS技術的要求。( 二 )技術方案為達到上述目的，本發明提供了一種高遷移率III-V族半導體MOS界面結構，該結構自下而上依次包括一單晶襯底101 ；一在該單晶襯底101上表面形成的緩衝層102 ；一在該緩衝層102上形成的量子阱底部勢壘層103 ；
一在該量子阱底部勢壘層103上形成的高遷移率量子阱溝道104 ；一在該高遷移率量子阱溝道104上形成的量子阱頂部勢壘層105 ；一在該量子阱頂部勢壘層105上形成的界面控制層106 ；一在該界面控制層106上形成的高K柵介質107 ；以及一在該高K柵介質107上形成的金屬柵結構108。上述方案中，所述單晶襯底101是矽(Si)、砷化鎵(GaAs)、磷化銦(MP)、氮化鎵 (GaN)、氮化鋁(AlN)、碳化矽(SiC)或氧化鋁(Al2O3)襯底。上述方案中，所述緩衝層102能夠釋放所述單晶襯底101與高遷移率量子阱溝道 104之間晶格失配應力。上述方案中，所述高遷移率量子阱溝道104採用III-V族半導體薄層材料，該 III-V族半導體薄層材料包括由砷化鎵(GaAs)、磷化銦(InP)、銻化銦(hSb)、砷化銦 (InAs)、銻化鎵(GaSb)、氮化鎵(GaN)和氮化銦QnN)構成的群組中的任一種化合物，以及該群組中多個化合物的多元合金；該高遷移率量子阱溝道104包含一種III-V族半導體或者多種III-V族半導體的多元合金，或者包含由多種III-V族半導體以及合金薄層組合而成的複合溝道。上述方案中，所述量子阱底部勢壘層103和量子阱頂部勢壘層105採用III-V族半導體及其多元合金材料，以及電學絕緣或者半絕緣材料，其禁帶寬度大於所述高遷移率量子阱溝道104，並且電子親和勢低於所述高遷移率量子阱溝道104。上述方案中，所述量子阱底部勢壘層103、量子阱頂部勢壘層105與所述高遷移率量子阱溝道104的晶格為匹配或者贗配關係，且具有第一類量子阱能帶對準關係，電子或者空穴在溝道中具有量子限制效應。上述方案中，所述量子阱頂部勢壘層105的厚度應足以消除所述界面控制層106 中以及界面處散射中心對溝道中載流子遷移率的退化作用，且所述量子阱頂部勢壘層105 的厚度範圍包含單個原子層。上述方案中，所述界面控制層106為電學絕緣介質材料，能夠消除所述量子阱頂部勢壘層105表面的費米能級釘扎，該電學絕緣介質材料是一種介質薄層，或者是多種介質薄層及其任意組合；且所述界面控制層106的厚度範圍包含單個原子層。上述方案中，所述界面控制層106的材料組分與所述量子阱頂部勢壘層105的材料組分擁有相同的原子類型。上述方案中，所述界面控制層106與高K柵介質107之間的異質界面包括突變與緩變形式。上述方案中，所述高K柵介質107的介電常數k大於20，遠高於介電常數k = 3. 9 的SiO2,以保證該高K柵介質107的等效氧化層厚度具有等比例縮小的能力，該高K柵介質 107採用的材料包括氧化物、氮化物、氮氧化物、以及它們的任意混合、或者多層任意組合。上述方案中，所述金屬柵結構108包括功函數金屬層與低電阻柵電極。(三)有益效果從上述技術方案可以看出，本發明具有以下有益效果本發明提供的這種高遷移率III-V族半導體MOS界面結構，採用量子阱頂部勢壘層降低溝道中載流子的散射，實現高遷移率；利用控制層技術鈍化界面處的懸掛鍵，實現低界面態密度；通過與高介電常數柵介質相結合來降低等效氧化層厚度(EOT)，最終在高遷移率III-V族半導體上實現低界面態密度( IOiciCnT2)的MOS結構，以滿足高性能III-V 族半導體CMOS技術的要求。


圖1是本發明提供的高遷移率III-V族半導體MOS界面結構的示意圖；圖2是III-V族半導體量子阱溝道與高K介質的能帶結構示意圖；圖3是III-V族半導體量子阱溝道、界面控制層與高K介質的能帶結構示意圖；圖4是矽基InGaAs/lnAlAs MOS結構示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，並參照附圖，對本發明進一步詳細說明。如圖1所示，圖1是本發明提供的高遷移率III-V族半導體MOS界面結構的示意圖，該結構自下而上依次包括一單晶襯底101 ；一在該單晶襯底101上表面形成的緩衝層102 ；一在該緩衝層102上形成的量子阱底部勢壘層103 ；一在該量子阱底部勢壘層103上形成的高遷移率量子阱溝道104 ；一在該高遷移率量子阱溝道104上形成的量子阱頂部勢壘層105 ；一在該量子阱頂部勢壘層105上形成的界面控制層106 ；一在該界面控制層106上形成的高K柵介質107 ；以及一在該高K柵介質107上形成的金屬柵結構108。單晶襯底101是矽(Si)、砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、氮化鋁 (AlN)、碳化矽(SiC)或氧化鋁(Al2O3)襯底。緩衝層102能夠釋放所述單晶襯底101與高遷移率量子阱溝道104之間晶格失配應力。高遷移率量子阱溝道104採用III-V族半導體薄層材料，該III_V族半導體薄層材料包括由砷化鎵(GaAs)、磷化銦αηΡ)、銻化銦(InSb)、砷化銦(InAs)、銻化鎵(GaSb)、氮化鎵(GaN)和氮化銦(InN)構成的群組中的任一種化合物，以及該群組中多個化合物的多元合金；該高遷移率量子阱溝道104包含一種III-V族半導體或者多種III-V族半導體的多元合金，或者包含由多種III-V族半導體以及合金薄層組合而成的複合溝道。量子阱底部勢壘層103和量子阱頂部勢壘層105採用III-V族半導體及其多元合金材料，以及電學絕緣或者半絕緣材料，其禁帶寬度大於所述高遷移率量子阱溝道104，並且電子親和勢低於所述高遷移率量子阱溝道104。量子阱底部勢壘層103、量子阱頂部勢壘層105與所述高遷移率量子阱溝道104的晶格為匹配或者贗配關係，且具有第一類量子阱能帶對準關係，電子或者空穴在溝道中具有量子限制效應。量子阱頂部勢壘層105的厚度應足以消除所述界面控制層106中以及界面處散射中心對溝道中載流子遷移率的退化作用，且所述量子阱頂部勢壘層105的厚度範圍包含單個原子層。界面控制層106為電學絕緣介質材料，能夠消除所述量子阱頂部勢壘層105表面的費米能級釘扎，該電學絕緣介質材料是一種介質薄層，或者是多種介質薄層及其任意組合；且所述界面控制層106的厚度範圍包含單個原子層。界面控制層106的材料組分與所述量子阱頂部勢壘層105的材料組分擁有相同的原子類型。界面控制層106與高K柵介質 107之間的異質界面包括突變與緩變形式。高K柵介質107的介電常數k大於20，遠高於介電常數k = 3. 9的SiO2,以保證該高K柵介質107的等效氧化層厚度具有等比例縮小的能力，該高K柵介質107採用的材料包括氧化物、氮化物、氮氧化物、以及它們的任意混合、或者多層任意組合。金屬柵結構108 包括功函數金屬層與低電阻柵電極。本發明提供的這種高遷移率III-V族半導體MOS界面結構，採用量子阱勢壘層降低溝道中載流子的散射，實現高遷移率；採用控制層技術來降低高k柵介質與量子阱勢壘層界面處的懸掛鍵，實現低界面態密度。具體技術細節如下(1)在單晶襯底101 (包括矽與III-V族半導體襯底)上外延生長III-V族半導體緩衝層102，通過晶格弛豫將晶格常數調整到與量子阱底部勢壘層103相當，採取柔性襯底、漸變緩衝層以及超晶格過濾等技術來降低緩衝層頂部的位錯密度；(2)在低位錯密度的緩衝層上102外延生長高阻的量子阱底部勢壘層103，以降低襯底的漏電流；(3)在高阻的量子阱底部勢壘層103上生長高遷移率III-V族半導體溝道層104， 通常採用含銦材料(例如InAs)作為高電子遷移率N型溝道、含銻材料(例如hSb)作為高空穴遷移率P型溝道，通過在P型溝道中引入雙軸壓縮應力可以進一步提高空穴遷移率。(4)在高遷移率溝道104上外延生長超薄III-V族半導體量子阱頂部勢壘層105， 該勢壘層與溝道材料晶格匹配或者贗配，並且異質界面平滑、界面態密度低，其能帶結構如圖2所示。在圖2中，量子阱勢壘層(201，20；3)的禁帶寬度大於溝道202，第一型能帶對準關係保證溝道的導帶與價帶存在能量差，這樣的能帶結構使載流子的運動被束縛在溝道薄層中。量子阱頂部勢壘層將溝道與柵介質204物理隔離，柵介質中的電離中心與缺陷對載流子的散射作用被大大削弱，從而在溝道中實現高遷移率。例如，在量子阱溝道Ma52Ala48As/ In0.7Ga0.3As/In0.52Al0.48As中，導帶的能量差為0. 7eV，電子被束縛在InO. 7GaO. 3As溝道中， 高K柵介質中的電離中心散射被^ici52Ala48As勢壘層所削弱。(5)在量子阱頂部勢壘層上沉積界面控制層，其電學特性為絕緣介質，該控制層能夠鈍化界面處的懸掛鍵，從而大幅度降低界面態密度，其能帶結構如圖3所示。界面控制層 305不僅要求擁有與量子阱頂部勢壘層303相同的原子類型，而且能夠鈍化量子阱頂部勢壘層303與高K柵介質304的界面，從而大幅度降低界面態密度。例如，如果頂部勢壘層為 In0.52A10.48As材料，那麼界面控制層為含鋁的介質材料，可以包括A1203、A1N、A10Nx等，其厚度從單個原子層到幾個原子層。(6)在界面控制層上沉積柵介質材料，通常為高介電常數氧化物，如Hf02、ZrO2, La2O3等，沉積的方法主要為原子層沉積(ALD)。較高的介電常數(K值大於20)允許採用較厚的柵介質層來降低柵電極的漏電流。(7)最後在柵介質材料107表面沉積金屬柵結構108(包括功函數金屬層與低電阻柵電極)。圖4是按照本發明實施的矽基hGaAs/InAlAs MOS結構示意圖。這種hGaAs/InAlAs MOS結構的製造流程包括首先採用分子束外延方法(MBE)在Si (100)襯底401表面低溫生長GaAs晶格緩衝層402，然後生長InAlAs漸變緩衝層402，然後依次生長100納米 Ina52Ala48As 底部勢壘層 403,10 納米 In0.7Ga0.3As 溝道 404 與 1 2 納米 Ina52Ala48As 頂部勢壘層405，然後襯底被轉移至等離子增強原子層沉積設備(PE-ALD)的反應腔中繼續生長1納米的AlONx界面控制層406、3納米的La2O3柵介質層407、5納米的TiN功函數層 408，最後形成W金屬電極409。通過實施本發明實現的這種高遷移率III-V族半導體MOS 界面結構，其溝道電子遷移率高於6000cm2/Vs，界面態密度低於IX IO11cnT2,等效氧化層厚度在1. 0納米左右，完全滿足高性能CMOS技術的要求。 以上所述的具體實施例，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的具體實施例而已，並不用於限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種高遷移率III-V族半導體MOS界面結構，其特徵在於，該結構自下而上依次包括一單晶襯底(101)；一在該單晶襯底(101)上表面形成的緩衝層(102)； 一在該緩衝層(10 上形成的量子阱底部勢壘層(103)； 一在該量子阱底部勢壘層(10 上形成的高遷移率量子阱溝道(104)； 一在該高遷移率量子阱溝道(104)上形成的量子阱頂部勢壘層(105)； 一在該量子阱頂部勢壘層(10 上形成的界面控制層(106)； 一在該界面控制層(106)上形成的高K柵介質(107)；以及一在該高K柵介質(107)上形成的金屬柵結構(108)。
2.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述單晶襯底(101)是矽、砷化鎵、磷化銦、氮化鎵、氮化鋁、碳化矽或氧化鋁襯底。
3.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述緩衝層(10 能夠釋放所述單晶襯底(101)與高遷移率量子阱溝道(104)之間晶格失配應力。
4.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述高遷移率量子阱溝道(104)採用III-V族半導體薄層材料，該III-V族半導體薄層材料包括由砷化鎵、磷化銦、銻化銦、砷化銦、銻化鎵、氮化鎵和氮化銦構成的群組中的任一種化合物，以及該群組中多個化合物的多元合金；該高遷移率量子阱溝道(104)包含一種III-V族半導體或者多種III-V族半導體的多元合金，或者包含由多種III-V族半導體以及合金薄層組合而成的複合溝道。
5.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述量子阱底部勢壘層(10 和量子阱頂部勢壘層(10 採用III-V族半導體及其多元合金材料，以及電學絕緣或者半絕緣材料，其禁帶寬度大於所述高遷移率量子阱溝道(104)，並且電子親和勢低於所述高遷移率量子阱溝道(104)。
6.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述量子阱底部勢壘層(103)、量子阱頂部勢壘層(10 與所述高遷移率量子阱溝道(104)的晶格為匹配或者贗配關係，且具有第一類量子阱能帶對準關係，電子或者空穴在溝道中具有量子限制效應。
7.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述量子阱頂部勢壘層(10 的厚度應足以消除所述界面控制層(106)中以及界面處散射中心對溝道中載流子遷移率的退化作用，且所述量子阱頂部勢壘層(105)的厚度範圍包含單個原子層。
8.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述界面控制層(106)為電學絕緣介質材料，能夠消除所述量子阱頂部勢壘層(10 表面的費米能級釘扎，該電學絕緣介質材料是一種介質薄層，或者是多種介質薄層及其任意組合；且所述界面控制層(106)的厚度範圍包含單個原子層。
9.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述界面控制層(106)的材料組分與所述量子阱頂部勢壘層(10 的材料組分擁有相同的原子類型。
10.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述界面控制層(106)與高K柵介質(107)之間的異質界面包括突變與緩變形式。
11.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述高K柵介質(107)的介電常數k大於20，遠高於介電常數k = 3. 9的SiO2,以保證該高K柵介質(107)的等效氧化層厚度具有等比例縮小的能力，該高K柵介質(107)採用的材料包括氧化物、氮化物、氮氧化物、以及它們的任意混合、或者多層任意組合。
12.根據權利要求1所述的高遷移率III-V族半導體MOS界面結構，其特徵在於，所述金屬柵結構(108)包括功函數金屬層與低電阻柵電極。
全文摘要
本發明公開了一種高遷移率III-V族半導體MOS界面結構，該結構自下而上依次包括一單晶襯底(101)；一在該單晶襯底(101)上表面形成的緩衝層(102)；一在該緩衝層(102)上形成的量子阱底部勢壘層(103)；一在該量子阱底部勢壘層(103)上形成的高遷移率量子阱溝道(104)；一在該高遷移率量子阱溝道(104)上形成的量子阱頂部勢壘層(105)；一在該量子阱頂部勢壘層(105)上形成的界面控制層(106)；一在該界面控制層(106)上形成的高K柵介質(107)；以及一在該高K柵介質(107)上形成的金屬柵結構(108)。本發明同時實現高載流子遷移率與低界面態密度，滿足高性能III-V族半導體CMOS技術的要求。
文檔編號H01L29/778GK102194859SQ20101011889
公開日2011年9月21日 申請日期2010年3月5日 優先權日2010年3月5日
發明者劉新宇, 劉洪剛, 吳德馨, 常虎東 申請人:中國科學院微電子研究所