在高速dram中設置和補償讀取等待時間的方法和設備的製作方法
2023-05-11 00:57:11 4
專利名稱：在高速dram中設置和補償讀取等待時間的方法和設備的製作方法
技術領域：
本發明涉及一種DRAM電路，並更具體而言涉及一種用於保證利用正確的讀取等待時間從一個高速DRAM輸出正確數據的電路和方法。
背景技術：
一個典型的DRAM存儲器系統具有一個產生DRAM存儲器設備讀寫請求的外部DRAM控制器。當產生一個讀取請求時，所述控制器期望利用在控制器產生一個讀取請求之後的一個預定的讀取等待時間在一條數據總線上獲得該存儲器設備內的數據，該等待時間通常是預定數量的外部系統時鐘周期、例如八個外部時鐘周期。在內部，該DRAM存儲器設備具有其自己的時鐘系統，所述時鐘系統接收外部時鐘信號並從該外部時鐘產生若干不同的用於所述存儲器設備內部操作的內部時鐘信號。
一種已知的高速存儲器設備的內部時鐘系統至少產生兩個時鐘域。第一個時鐘域表示大量邏輯電路中使用的並用於驅動存儲器陣列核(core)的定時。用於第一域的定時從被緩衝的外部自由運行系統時鐘而產生。與外部時鐘有關的第一域中的所述時鐘信號的相位取決於一個時鐘接收機和時鐘樹延遲。也從所述外部系統時鐘中推導出的第二域表示後退定時的(back-timed)讀取時鐘的定時。該時鐘域通過一個延遲鎖定環(DLL)產生。該第二時鐘域產生一個用於操作數據讀取鎖存器的讀取時鐘。所述讀取時鐘被提供給一個與外部系統時鐘具有期望的相位關係的讀取鎖存器。所述第二時鐘域補償數據輸出(Do)通路中的延遲，以產生一個讀取時鐘信號，該信號操作輸出數據鎖存器以獲得一個與所述外部系統時鐘對準的特定相位。這兩個時鐘域中的每一個都沒有真實、精確地反映了外部系統時鐘的定時，特別是在高頻率操作時，並且這兩個域中的時鐘信號的定時可以在存儲器設備工作期間由於進程、電壓和溫度(PVT)變化而相互交叉。這可能產生一個問題，即負責用於向一個輸出鎖存器傳送讀出數據的一個時鐘域可能導致該數據被在一個不同於用於鎖存所述數據的後退定時的讀取時鐘在鎖存器中的時間的時間傳送。
為了滿足一個具體的讀取等待時間，所述存儲器設備必須能夠在接收一個READ命令之後計數時鐘信號，並在有必要產生具體讀取等待時間的精確時間，利用所述後退定時的讀取時鐘來激活輸出鎖存器以鎖存輸出數據。當第一和第二時鐘域保持相互交叉時，這將是困難的。
由於讀取時鐘後退定時的量相對於數據可用性變得不確定，因此控制所述讀取時鐘並保證正確的數據輸出和如在外部時鐘周期中測量的具體的讀取等待時間是非常困難的。
發明概述本發明提供了一種用於補償與數據流有關的讀取時鐘後退定時量中的不確定性和變化的方法和設備，以便在正如在外部時鐘周期中測量的具體讀取等待時間獲得一個正確的數據輸出。
在本發明中，從所述外部系統時鐘域傳送一個起始信號給所述內部讀取時鐘域，以便該起始信號和所述讀取時鐘具有固定的定時關係。所述起始信號跟蹤讀取時鐘定時中的任何變化，並且用於保證在存儲器設備輸出時正確地同步來自一個存儲器陣列的讀取數據以及一個讀取時鐘。
當接收到一個READ命令時通過一個命令解碼器產生所述起始信號，並通過一條延遲線傳遞該信號，該延遲線從屬於用於使讀取時鐘後退定時的延遲鎖定環(DLL)延遲線。在通過從屬的延遲線傳遞所述起始信號之後，該信號將和讀取時鐘具有相對於外部時鐘來說相同的相位以及後退定時。
一個計數器預加載有模式寄存器和偏置寄存器所提供的一個值。該值表示在通過所述DLL、時鐘樹、輸出鎖存器以及輸出驅動器提供一個讀取時鐘信號時，一個想要的讀取等待時間減去一個測量的延遲。在接收到所述起始信號之後，該計數器將使用讀取時鐘計數到一個具體的值。預加載到該計數器中的實際計數值還可以被偏移一個和多個計數值，以考慮到存儲器設備內部的解碼或其他各種延遲。當所述計數器到達該具體值時，它運行所述輸出電路，該電路接收讀出數據和讀取時鐘以同步鎖存該讀出數據並利用具體的讀取等待時間輸出讀出數據。
因此，即使讀取時鐘輸出的後退定時變化並交叉一個時鐘周期範圍，那麼所述起始信號也將隨之移動，並保持數據操作和讀取時鐘同步。
通過以下結合附圖所給出的本發明示意性實施例的詳細描述，本發明的上述和其他特徵和優點將變得更加顯而易見。
附圖簡述
圖1是應用本發明的存儲器設備的第一實施例的方框圖；圖2示出了在初始化過程中所使用的附加電路的第一實施例的方框圖；圖3是在本發明的第二實施例中對圖1電路部分進行修改的方框圖；和圖4是描述在一個處理器系統內實現的圖1和2的存儲器設備的方框圖。
發明詳述本發明通過向正確定時到後退定時的讀取時鐘的輸出鎖存器傳送數據，補償了DRAM中讀取時鐘後退定時量的不確定性和變化，以保證以具體的讀取等待時間將正確的數據傳送給數據總線。
圖1示例了作為存儲器設備100一部分的本發明第一實施例的可操作部分。一種外部存儲器控制器160在外部時鐘線116上向存儲器設備100提供一個外部系統時鐘XWCLK以及在命令/地址總線112上向其提供命令和地址信號。在圖1中通過所述總線的一條數據線108所表示的一條多位數據總線上交換控制器160和存儲器設備100之間的存儲器陣列數據。由於本發明特別針對發生在存儲器設備100內部的讀取操作的定時，因此將數據線108示為通過一條數據管道104從一個存儲器陣列170傳送所選讀出數據到一個讀取鎖存器124、再到線路驅動器126、最後到線路108並且直到存儲器控制器160中。數據管道104包括一個用於將並行傳送的陣列數據轉換成串行數據以傳送到DQ通路108的並串行轉換器。
存儲器設備100還包括一個用於緩衝外部系統時鐘XWCLK的時鐘緩衝器117、一個用於緩衝在命令和地址總線112上出現的命令和地址信號的命令/地址緩衝器119、以及一個用於解碼來自存儲器控制器160的輸入命令的命令(CMD)解碼器121。使用由解碼器121所解碼的一個解碼的READ命令來初始化存儲器陣列170上的讀取操作，並通過將圖1中描述為讀取邏輯123的存儲器設備100的控制邏輯來初始化一個讀取操作，該讀取邏輯操作存儲器陣列170來從控制器160所規定的一個或多個存儲器地址中讀出數據，其中所述地址由地址解碼器125進行解碼。所述讀取邏輯由一個被緩衝的外部系統時鐘信號XWCLK驅動。
被緩衝的外部時鐘還可以應用到所述命令(CMD)解碼器和地址解碼器以正確地從存儲器控制器160中讀入命令和地址數據。所緩衝的外部時鐘還可以應用於一個與時鐘樹127組合的延遲鎖定環120，並為存儲器設備100產生附加的內部計時信號，其中的一個信號是線129上的讀取時鐘信號。正如以上所討論的，通過輸出通路中的延遲來使延遲鎖定環120和時鐘樹127所產生的讀取時鐘後退定時。選擇所述讀取時鐘信號的特定邊緣來驅動該輸出讀取鎖存器124以獲得一個用於從陣列170中讀取的特定數據的具體讀取等待時間。
為了保證讀出數據和讀取時鐘信號以正確的定時關係到達讀取鎖存器124，儘管存在PVT或其他定時變化，也要應用一個讀取起始信號。當解碼一個READ命令時，通過命令解碼器121在線路118上發出所述讀取起始信號。所述讀取起始信號被應用於從屬於延遲鎖定環120的定時的從屬延遲電路132。從屬延遲132的輸出被應用於一個時鐘樹模型133，該模型可以調整為通過來自時鐘樹127的讀取時鐘所經歷的重複延遲。因此，通知由DLL120產生的在線路129上的讀取時鐘信號的任何定時變化還可以通知讀取起始信號174。結果，所述讀取起始信號經受了相同的PVT或其他定時變化，其中線路129上的所述讀取時鐘信號經歷了這種變化，並且所述讀取起始信號還被後退定時與線路129上的讀取時鐘信號相同的量，以用於輸出通路延遲。從時鐘樹模型133中輸出讀取起始信號作為線路174上的一個延遲的起始信號。
將線路174上延遲的起始信號應用於一個遞減計數器148，該計數器從一個模式寄存器144裝載有一個具體的讀出數據等待時間。所述具體的等待時間是大量時鐘周期的形式；並且可以在生產時固定在存儲器設備100中；或者可以是在初始化時，由存儲器控制器160通過在解碼器121中命令解碼時而被編程到模式寄存器144中的一個值。另外，如果考慮到其他存儲器設備100工作中的延遲而需要另外的偏移，則可以從自模式寄存器144載入到計數器148中的等待時間值中減去這些偏移。所述偏移可以由一個單獨的偏移電路145產生，或者在模式寄存器144存儲的原始等待時間數據中予以說明。
因此，遞減計數器148裝載有大量的讀取時鐘周期，該讀取時鐘周期在線路174上出現延遲的起始信號之後必須發生，以獲得一個用於存儲器設備100的具體讀取等待時間。線路174上的該起始信號使用線路129上的讀取時鐘信號啟動遞減計數器148，以使計數器從其初始值開始進行遞減計數。一旦計數器148達到了預定的計數值、例如零，那麼計數器148將啟動數據管道104，以便來自陣列170的數據以相對於線路129上所述讀取時鐘的正確定時到達讀取鎖存器124，以保證一個具體的讀取等待時間。
所示例的本發明保證了不論在所述讀取時鐘中出現PVT還是其他定時變化，它們仍將出現在線路174上的延遲起始信號中，從而正確地相互同步傳送到輸出鎖存器124的所述數據和讀取時鐘信號，以保證滿足該具體的讀取等待時間。
正如所示，圖1示例了從一個偏移電路145提供給遞減計數器148的一個偏移。所述偏移考慮到了對於特定的讀出數據在出現讀取時鐘信號中的固有延遲。因此，在通過命令(CMD)解碼器121接收所述READ命令之後，將會在讀取鎖存器124處的所述讀取時鐘信號的乘積中存在一個固有延遲。這種延遲由所述讀取時鐘信號通路中的延遲鎖定環120、時鐘樹127和其他電路延遲產生。因此，例如，在接收一個READ命令之後，它可能需要針對一個讀取時鐘信號花費五個外部系統時鐘周期來出現在用於尋址讀出數據的讀取鎖存器124。正如在整數數量外部時鐘周期、例如五個外部時鐘周期中測量的這些延遲由偏移電路145提供給遞減計數器148，並且從模式寄存器144提供的絕對讀取等待時間中減去上述延遲。從而，當利用控制器160所期望的所述絕對讀取等待時間、例如八個外部時鐘XWCLK周期來初始設置模式寄存器144時，所述偏移電路提供一個相減值、例如五個時鐘偏移，所述相減值是基於為要讀取的特定數據在產生所述讀取時鐘信號中的固有延遲。對於8個時鐘周期的絕對讀取等待時間和五個時鐘周期的讀取時鐘信號延遲來說，遞減計數器電路148存儲該最終結果、例如三個時鐘周期。
當遞減計數器148在出現該起始信號之後計數所述三個讀取時鐘信號時(在READ命令之後，然後已經傳送了總共八個讀取時鐘周期)，所述第八個讀取時鐘周期將所述數據鎖存到輸出衰減器(pad)，從而對應於八個外部系統時鐘周期的總共八個讀取時鐘周期已經產生。計數器148啟動數據管道104的開始，在讀出數據突發脈衝的持續時間所述數據管道保持工作。
在系統初始化時由圖2所示的系統能夠容易地確定偏移電路145所提供的偏移值。圖2與圖1相同，但是不同之處在於它還另外示出了一個定時器128、一個I/O通路模型電路158和一個用於選擇性地施加一個輸入脈衝到DLL120的開關146。在一個初始化周期中，在已鎖定DLL120之後，定時器128接收一個DLL鎖定信號並經由開關146通過DLL120發送一個脈衝信號，並開始計數線路116上的外部時鐘信號XWCLK。當它從I/O通路模型電路158接收到一個輸入時，定時器128停止計數該外部時鐘信號，其中當所施加的脈衝信號出現在線路129上時產生所述輸入。I/O通路模型電路158調整到達讀取時鐘信號的定時，以考慮到所期望的PVT變化，並向定時器128提供該經調整的讀取時鐘信號，該信號使得定時器128停止計數外部時鐘信號。在定時器中保存的所述計數值是外部時鐘信號中的偏移，該外部時鐘信號表示一旦發出一個READ命令就產生所述讀取時鐘信號中的延遲。該偏移值存儲在偏移電路145中，以用於通過控制器160偏移模式寄存器144中設置的絕對的讀取等待時間。
從上述可以明顯看出，通過圖1、2實施例示例的本發明保證了，即使在出現被通知給所述讀取時鐘信號的PVT或其他定時變化時，用於所述讀出數據的正確讀取時鐘在來自陣列170的所述讀出數據在具體的讀取等待時間出現在該鎖存器的同時位於鎖存器124。使用通過從屬延遲傳送的一個讀取起始信號以同步通過輸出通路從所述陣列傳送的數據和所述讀取時鐘的到達時間，其中該從屬延遲為所述起始信號施加與產生所述讀取時鐘中的固有延遲相同的延遲和相同的定時調整。
儘管已經利用一個其中遞減計數器148遞減計數到一個零值然後開啟數據管道電路104的實例描述了本系統，但是還可以存在諸如在開始數據管道104和解碼操作READ命令中的固有延遲。因此，在這種情況下，遞減計數器148在填充數據管道104之前不需要始終遞減計數到零值，但是相反地可以遞減計數到一個考慮到這些延遲的值。例如，如果使用示例性的八個外部時鐘周期的絕對讀取等待時間，並利用產生所述讀取時鐘的五個時鐘周期的一個偏移，當通過所述延遲的起始信號啟動遞減計數器時，如果存在一個在READ命令解碼中或在輸出管道104開始中延遲的一個外部時鐘周期，該遞減計數器開始從三計數到也許是計數值1。
可替換地，在提供一個偏移值的偏移電路145中能夠考慮任何輸出通路延遲，所述偏移值考慮了所述數據通路延遲。
不論計數器148遞減計數到何值，以及該值何時到達遞減計數器148，或者與計數器148相關聯的其他電路，都將所述數據通路開啟保持讀出數據突發脈衝的持續時間，此後對於下一個讀取操作來說，利用來自模式寄存器144和偏移電路145的一個新的計數值以重置該計數器。
圖3示例了對圖1實施例的修改，其中遞減計數器148不用於開啟數據管道104，而是用於提供一個啟動信號EN給讀取鎖存器124以同步從陣列中輸出的數據與線路129上的所述讀取時鐘。否則，圖3的實施例與圖1的實施例幾乎是相同的。在圖3的修改中，當計數器148從其預先加載值遞減計數到一個零值，或者如果存在要容納的附加延遲而遞減計數到另一個值時，提供所述啟動信號。因為需要用於一個數據輸出突發脈衝，所述遞減計數器或者與其相關聯的其他邏輯還保持所述啟動信號多個讀取時鐘周期。所以，對於下一個讀取操作，重新載入並復位計數器148。再次與圖1的實施例相類似，圖3的實施例提供了在輸出通路中所述讀出數據和讀取時鐘的同步。
圖4示例了根據在圖1-3中上述所公開的本發明實施例的一個示例性的使用DRAM存儲器設備100的處理系統500。圖4描述了一個示例性的個人計算機或工作站體系結構。處理系統500包括與一條本地總線504相耦合的一個或多個處理器501。一個存儲器控制器160和一個主總線橋503也與本地總線504相耦合。處理系統500可以包括多個存儲器控制器160和/或多個主總線橋503。存儲器控制器160和主總線橋503可以集成為一個單獨的設備506。
存儲器控制器160還耦合到一條或多條存儲器總線507。每條存儲器總線接受包括至少一個存儲器設備100的存儲器組件508。存儲器組件508可以是存儲器卡或一個存儲器模塊。存儲器模塊的實例包括有單列直插式存儲器模塊(SIMM)和雙列直插式存儲器模塊(DIMM)。存儲器組件508可以包括一個或多個附加設備509。例如，在一個SIMM或DIMM中，附加設備509可能是一個配置存儲器，例如串行存在檢測(SPD)存儲器。存儲器控制器502還可以耦合到一個高速緩存存儲器505。高速緩存存儲器505可以是處理系統中的唯一高速緩存存儲器。可替換地，其他設備、例如處理器501還可以包括有多個高速緩存存儲器，這些存儲器可以形成一個具有高速緩存存儲器505的高速緩存存儲器架構。如果處理系統500包括總線主機或支持直接存儲器存取(DMA)的外設或控制器，那麼存儲器控制器160可以實現一種高速緩存相干協議。如果存儲器控制器160也耦合到多條存儲器總線516，每條存儲器總線516可並行操作，或者可以將不同的地址範圍映射到不同的存儲器總線507。
主總線橋503與至少一個外設總線510相耦合。各種設備、諸如外設或其他附加總線橋可以耦合到外設總線510。這些設備可包括一個存儲控制器511、一個各種的I/O設備514、一個次總線橋515、多媒體處理器518、和一個傳統的設備接口520。主總線橋503還可以與一個或多個專用高速埠522相耦合。在一個個人計算機中，例如專用埠可以是加速圖像埠(AGP)，該埠用於將一個高性能的視頻卡耦合到處理系統500。
存儲控制器511經由一條存儲總線512將一個或多個存儲設備513耦合至外設總線510。例如，存儲控制器511可以是一個SCSI控制器以及存儲設備513可以是SCSI磁碟。I/O設備514可以任何類型的外設。例如，I/O設備514可以是一個區域網接口、諸如乙太網接口。可以使用所述次總線橋來經由另一條總線對接附加設備到所述處理系統。例如，所述次總線橋可以是一個用於耦合USB設備517到處理系統500的通用串行埠(USB)控制器。多媒體處理器518可以是一個音頻卡、視頻採集卡、或任何其他類型的媒體接口，其中所述媒體接口也可以耦合到一個附加的設備、諸如揚聲器519。傳統的設備接口520用於耦合傳統的設備、例如較舊型的鍵盤和滑鼠至處理系統500。
圖4中示例的處理系統500隻是本發明可使用的一個示例性的處理系統。儘管圖4示例一個特別適於通用計算機、諸如個人計算機或工作站的處理體系結構，但是應該認識到，能夠對本發明進行眾所周知的修改以配置處理系統500，使其變得更加適於在各種應用中使用。例如，使用一個比較簡單的體系結構可以實現需要處理的許多電子設備，這種簡單的結構依賴於一個耦合到存儲器組件508和/或存儲器緩衝設備504的CPU501。這些電子設備可以包括，但並不局限於音頻/視頻處理器和記錄設備、遊戲控制臺、數位電視機、有線或無線電話機、導航設備(包括基於全球定位系統(GPS)和/或慣性導航的系統)、以及數位相機和/或錄像機。所述修改可以包括，例如，刪除不必要的組件，添加專用設備或電路，和/或集成多個設備。
儘管已經參考具體的示例性實施例描述和說明了本發明，但是應該明白，能夠對本發明進行許多修改和替換而不偏離本發明的原理和範圍。因此，認為本發明並不局限於上述內容，而是只由所附的權利要求的範圍來限定的。
權利要求
1.一種操作存儲器設備的方法，所述方法包括使用第一信號處理通路從外部時鐘信號產生內部讀取時鐘信號，所述第一信號處理通路引起了所述產生的讀取時鐘信號的定時中的變化；響應於接收到的讀取命令而產生讀取起始信號；通過第二信號處理通路傳遞所述讀取起始信號並且產生延遲的起始信號，其中該第二信號處理通路複製由所述第一信號處理通路引起的所述產生的讀取時鐘信號的定時中的變化；以及使用所述延遲的起始信號來同步通過所述讀取時鐘在讀取鎖存器中的讀出數據輸出。
2.根據權利要求1所述的方法，其中，所述延遲的起始信號將通過所述讀取時鐘在所述讀取鎖存器的讀出數據輸出與預定讀取等待時間同步。
3.根據權利要求2所述的方法，其中，所述預定的讀取等待時間是在存儲器控制器發出讀取命令之後的預定數目的外部時鐘周期。
4.根據權利要求3所述的方法，還包括使用所述延遲的起始信號來啟動讀取時鐘周期到一個預定值的計數；和當到達所述預定值時，使得來自一個存儲器陣列的讀出數據通過一個數據電路傳遞到所述讀取鎖存器。
5.根據權利要求3所述的方法，還包括使用所述延遲的起始信號來啟動讀取時鐘周期到一個預定值的計數；和當到達所述預定值時，將會使所述讀取鎖存器啟動。
6.根據權利要求4所述的方法，還包括設置計數器中的初始值；利用所述延遲的起始信號啟動所述計數器，以便從所述初始值到所述預定值對讀取時鐘周期計數。
7.根據權利要求5所述的方法，還包括設置計數器中的初始值；利用所述延遲的起始信號啟動所述計數器，以便從所述初始值到所述預定值對讀取時鐘周期計數。
8.根據權利要求6所述的方法，其中，從表示所述預定讀取等待時間的第一數據和表示以下時間的第二數據中確定所述初始值，其中所述時間是在所述存儲器控制器發出讀取命令之後，讀取時鐘從所述第一信號處理通路退出所花費的時間。
9.根據權利要求7所述的方法，其中，從表示所述預定讀取等待時間的第一數據和表示以下時間的第二數據中確定所述初始值，其中所述時間是在所述存儲器控制器發出讀取命令之後，讀取時鐘從所述第一信號處理通路退出所花費的時間。
10.根據權利要求8所述的方法，其中，所述第一和第二數據存儲在所述存儲器設備中。
11.根據權利要求9所述的方法，其中，所述第一和第二數據存儲在所述存儲器設備中。
12.根據權利要求10所述的方法，其中，所述第一數據存儲在所述存儲器設備的模式寄存器中。
13.根據權利要求11所述的方法，其中，所述第一數據存儲在所述存儲器設備的模式寄存器中。
14.根據權利要求12所述的方法，其中，所述第二數據存儲在所述存儲器設備的偏移電路中。
15.根據權利要求13所述的方法，其中，所述第二數據存儲在所述存儲器設備的偏移電路中。
16.根據權利要求12所述的方法，其中，通過所述存儲器控制器將所述第一數據提供給所述模式寄存器。
17.根據權利要求13所述的方法，其中，通過所述存儲器控制器將所述第一數據提供給所述模式寄存器。
18.根據權利要求14所述的方法，還包括在發出讀取命令之後確定讀取時鐘信號通過所述第一處理通路所花費的時間，以及在所述偏移電路中存儲所述確定的時間作為所述外部時鐘的時鐘周期。
19.根據權利要求15所述的方法，還包括在發出讀取命令之後確定讀取時鐘信號通過所述第一處理通路所花費的時間，以及在所述偏移電路中存儲所述確定的時間作為所述外部時鐘的時鐘周期。
20.根據權利要求1所述的方法，還包括使所述第二信號處理通路從屬於所述第一信號處理通路以產生所述複製。
21.根據權利要求20所述的方法，其中，所述第一信號處理通路包括一個第一延遲鎖定環，以及所述第二信號處理通路包括一個從屬於所述第一延遲鎖定環的延遲電路。
22.根據權利要求1所述的方法，其中，所述定時變化是生產過程、電壓和溫度導致的定時變化中的至少一個。
23.一種操作存儲器設備的方法，包括使用外部時鐘信號作為第一延遲鎖定環的輸入以產生讀取時鐘信號；將響應於接收一個讀取命令而產生的信號通過一個從屬於所述第一延遲鎖定環的延遲電路傳遞以產生延遲的信號；以及使用所述延遲的信號和讀取時鐘信號以從所述存儲器設備的一個存儲器陣列中輸出讀出數據。
24.根據權利要求23所述的方法，其中所述的使用動作包括使用所述延遲的信號以啟動對讀取時鐘周期到預定計數值的計數；當所述計數器到達所述的預定值時，啟動一個向輸出鎖存器提供陣列數據的數據電路；以及利用所述讀取時鐘信號鎖存所述提供的數據。
25.根據權利要求23所述的方法，其中所述的使用動作包括使用所述延遲的信號以啟動對讀取時鐘周期到一個預定計數值的計數；當所述計數器到達所述的預定值時，啟動一個輸出鎖存器；以及利用所述讀取時鐘信號鎖存所述提供的數據。
26.根據權利要求24所述的方法，其中所述計數為所述輸出鎖存器以預定的讀取等待時間向一條輸出總線提供讀出數據。
27.根據權利要求25所述的方法，其中所述計數為所述輸出鎖存器以預定的讀取等待時間向一條輸出總線提供讀出數據。
28.根據權利要求26所述的方法，其中到所述預定值的所述計數從一個預先設置的值開始，其中至少部分地根據所述預定的讀取等待時間來確定該預先設置的值。
29.根據權利要求27所述的方法，其中到所述預定值的所述計數從一個預先設置的值開始，其中至少部分地根據所述預定的讀取等待時間來確定該預先設置的值。
30.根據權利要求28所述的方法，其中所述預先設置的值是基於偏移了至少以下時間的所述預定的讀取等待時間，其中該時間是對於一個讀取時鐘信號在一個讀取命令之後通過一個信號處理通路傳播所花費的時間，所述信號處理通路包括所述延遲鎖定環。
31.根據權利要求29所述的方法，其中所述預先設置的值是基於偏移了至少以下時間的所述預定的讀取等待時間，其中該時間是對於一個讀取時鐘信號在一個讀取命令之後通過一個信號處理通路傳播所花費的時間，所述信號處理通路包括所述延遲鎖定環。
32.根據權利要求30所述的方法，其中所述預定的讀取等待時間進一步偏移了在所述存儲器設備工作時固有的附加的延遲。
33.根據權利要求31所述的方法，其中所述預定的讀取等待時間進一步偏移了在所述存儲器設備工作時固有的附加的延遲。
34.根據權利要求32所述的方法，其中至少部分通過解碼一個發送命令產生所述的附加延遲。
35.根據權利要求33所述的方法，其中至少部分通過解碼一個發送命令產生所述的附加延遲。
36.根據權利要求32所述的方法，其中至少部分通過啟動一條數據通路產生所述的附加延遲。
37.根據權利要求33所述的方法，其中至少部分通過啟動一條數據通路產生所述的附加延遲。
38.根據權利要求23所述的方法，其中所述延遲鎖定環和延遲電路經受相同的所產生的信號定時變化。
39.根據權利要求38所述的方法，其中通過以下至少其中之一即生產過程、電壓和溫度變化導致所述信號定時變化
40.一種存儲器設備，其包括一個第一信號處理通路，用於從外部時鐘信號中產生內部讀取時鐘信號，所述第一信號處理通路通知在所述讀取時鐘信號上的定時變化；一個第二信號處理通路，用於從一個接收到的讀取命令產生延遲的起始信號，所述第二信號處理通路向所述延遲的起始信號通知所述定時變化；以及一個數據流控制電路，用於響應於所述延遲的起始信號和讀取時鐘信號來輸出讀出數據。
41.根據權利要求40所述的存儲器設備，其中所述數據流控制電路包括一個讀取鎖存器；一個用於從一個存儲器陣列向所述讀取鎖存器提供讀出數據的電路；和一個電路，用於在產生所述延遲的起始信號之後，將通過所述鎖存器的讀出數據輸出與所述讀取時鐘同步預定數量的讀取時鐘周期。
42.根據權利要求41所述的存儲器設備，其中所述啟動電路包括一個計數器，用於計數預定數量的讀取時鐘周期，其中所述計數器由所述延遲的起始信號啟動；當計數所述預定數量的讀取時鐘周期時，啟動所述電源電路。
43.根據權利要求41所述的存儲器設備，其中所述啟動電路包括一個計數器，用於計數預定數量的讀取時鐘周期，其中所述計數器由所述延遲的起始信號啟動；當計數所述預定數量的讀取時鐘周期時，啟動所述讀取鎖存器。
44.根據權利要求42所述的存儲器設備，其中所述預定數量的讀取時鐘周期對應於以預定的讀取等待時間向所述存儲器設備的輸出衰減器提供讀出數據所需的時間。
45.根據權利要求43所述的存儲器設備，其中所述預定數量的讀取時鐘周期對應於以預定的讀取等待時間向所述存儲器設備的輸出衰減器提供讀出數據所需的時間。
46.根據權利要求42所述的存儲器設備，還包括用於為所述計數器預先載入一個具體的計數值的電路，所述計數器從所述具體的計數值起計數所述預定數量的讀取時鐘周期。
47.根據權利要求43所述的存儲器設備，還包括用於為所述計數器預先載入一個具體計數值的電路，所述計數器從所述具體的計數值起計數所述預定數量的讀取時鐘周期。
48.根據權利要求46所述的存儲器設備，其中所述具體的計數值與針對所述存儲器設備產生一個具體的讀取等待時間所需的讀取時鐘周期的數量有關。
49.根據權利要求47所述的存儲器設備，其中所述具體的計數值與針對所述存儲器設備產生一個具體的讀取等待時間的讀取時鐘周期的數量有關。
50.根據權利要求48所述的存儲器設備，其中所述具體的計數值是基於偏移了所述時間的所述具體的讀取等待時間，其中該時間是在所述存儲器控制器發出一個存儲器讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間。
51.根據權利要求49所述的存儲器設備，其中所述具體的計數值是基於偏移了所述時間的所述具體的讀取等待時間，其中該時間是在所述存儲器控制器發出一個存儲器讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間。
52.根據權利要求50所述的存儲器設備，其中所述具體的計數值是基於如進一步偏移了所述存儲器設備內的附加延遲的所述具體的讀取等待時間。
53.根據權利要求51所述的存儲器設備，其中所述具體的計數值是基於如進一步偏移了所述存儲器設備內的附加延遲的所述具體的讀取等待時間。
54.根據權利要求52所述的存儲器設備，其中所述附加的延遲至少部分由解碼一個讀取命令而產生。
55.根據權利要求53所述的存儲器設備，其中所述附加的延遲至少部分由解碼一個讀取命令而產生。
56.根據權利要求52所述的存儲器設備，其中所述附加的延遲至少部分由用於向所述輸出鎖存器提供讀出數據的所述電路的啟動時間而產生。
57.根據權利要求53所述的存儲器設備，其中所述附加的延遲至少部分由用於向所述輸出鎖存器提供讀出數據的所述電路的啟動時間而產生。
58.根據權利要求48所述的存儲器設備，其中所述預先載入電路包括一個模式寄存器，用於向所述計數器提供一個與具體讀取等待時間有關的第一計數值。
59.根據權利要求49所述的存儲器設備，其中所述預先載入電路包括一個模式寄存器，用於向所述計數器提供一個與具體讀取等待時間有關的第一計數值。
60.根據權利要求58所述的存儲器設備，其中所述第一計數值是具體的讀取等待時間，並且所述預先載入電路還包括一個偏移電路，用於向所述計數器提供了一個與所述時間有關的第二計數值，該時間是在發出一個讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間，所述計數器被預先載入位於所述第一和第二計數值之間的差值。
61.根據權利要求59所述的存儲器設備，其中所述第一計數值是具體的讀取等待時間，並且所述預先載入電路還包括一個偏移電路，用於向所述計數器提供與所述時間有關的第二計數值，該時間是在發出一個讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間，所述計數器被預先載入位於所述第一和第二計數值之間的差值。
62.根據權利要求60所述的存儲器設備，其中所述計數器被預先載入如進一步偏移了一個與所述時間相關的計數值的所述差值，該時間是讀出數據通過所述電源電路和讀取鎖存器傳遞到所述存儲器設備的衰減器所花費的時間。
63.根據權利要求61所述的存儲器設備，其中所述計數器被預先載入進一步偏移了一個與所述時間相關的計數值的所述差值，該時間是讀出數據通過所述電源電路和讀取鎖存器傳遞到所述存儲器設備的衰減器所花費的時間。
64.根據權利要求40所述的存儲器設備，其中所述第一處理通路包括一個延遲鎖定環。
65.根據權利要求64所述的存儲器設備，其中所述第二處理通路包括一個從屬於所述延遲鎖定環的延遲電路。
66.一種存儲器設備，其包括一個延遲鎖定環，用於處理來自外部時鐘信號的讀取時鐘信號；一個與所述延遲鎖定環同步的延遲電路，用於從一個響應於接收到一個讀取命令而生成的起始信號產生延遲的起始信號；一個讀出數據鎖存器；一個數據傳遞電路，用於將數據從一個存儲器陣列傳遞給所述讀出數據鎖存器；和一個響應於所述延遲起始信號的啟動電路，用於在計數預定數量的所述讀取時鐘信號的周期之後，使得能夠通過所述讀取時鐘信號讀出來自所述數據傳遞電路的數據。
67.根據權利要求66所述的存儲器設備，其中所述延遲電路從屬於所述延遲鎖定環。
68.根據權利要求66所述的存儲器設備，其中所述數據傳遞電路是一個數據管道電路。
69.根據權利要求68所述的存儲器設備，其中所述數據管道電路包括一個並串轉換器。
70.根據權利要求66所述的存儲器設備，其中所述啟動電路同步在所述讀取鎖存器處的讀出數據的讀出與所述讀取時鐘信號的定時。
71.根據權利要求70所述的存儲器設備，其中所述啟動電路和讀取時鐘信號為所述存儲器設備輸出端的數據提供有一個具體的讀取等待時間。
72.根據權利要求66所述的存儲器設備，其中所述啟動電路包括一個預先載入第一值的計數器，用於從所述第一值開始到第二值來計數讀取時鐘信號周期，並且當到達所述第二值時，用於通過所述讀取時鐘信號啟動所述數據的讀出。
73.根據權利要求72所述的存儲器設備，其中所述計數器是一個遞減計數器。
74.一種處理器系統，其包括一個處理器；和一個用於與所述處理器交換數據的存儲器設備，所述存儲器設備包括一個第一信號處理通路，用於從外部時鐘信號中產生內部讀取時鐘信號，所述第一信號處理通路通知在所述讀取時鐘信號上的定時變化；一個第二信號處理通路，用於從一個接收到的讀取命令產生延遲的起始信號，所述第二信號處理通路向所述延遲的起始信號通知所述定時變化；以及一個數據流控制電路，用於響應於所述延遲的起始信號和讀取時鐘信號來輸出讀出數據。
75.根據權利要求74所述的處理器系統，其中所述數據流控制電路包括一個讀取鎖存器；一個用於從一個存儲器陣列向所述讀取鎖存器提供讀出數據的電路；和一個電路，用於在產生所述延遲的起始信號之後，將通過所述鎖存器的讀出數據輸出同步預定數量的讀取時鐘周期。
76.根據權利要求75所述的處理器系統，其中所述啟動電路包括一個計數器，用於計數預定數量的讀取時鐘周期，其中所述計數器由所述延遲的起始信號啟動；當計數所述預定數量的讀取時鐘周期時，啟動所述電源電路。
77.根據權利要求75所述的處理器系統，其中所述啟動電路包括一個計數器，用於計數預定數量的讀取時鐘周期，其中所述計數器由所述延遲的起始信號啟動；當計數所述預定數量的讀取時鐘周期時，啟動所述讀取鎖存器。
78.根據權利要求76所述的處理器系統，其中所述預定數量的讀取時鐘周期對應於以預定的讀取等待時間向所述存儲器設備的輸出衰減器提供讀出數據所需的時間。
79.根據權利要求77所述的處理器系統，其中所述預定數量的讀取時鐘周期對應於以預定的讀取等待時間向所述存儲器設備的輸出衰減器提供讀出數據所需的時間。
80.根據權利要求76所述的處理器系統，還包括用於為所述計數器預先載入一個具體的計數值的電路，所述計數器從所述具體的計數值起計數所述預定數量的讀取時鐘周期。
81.根據權利要求77所述的處理器系統，還包括用於為所述計數器預先載入一個具體計數值的電路，所述計數器從所述具體的計數值起計數所述預定數量的讀取時鐘周期。
82.根據權利要求80所述的處理器系統，其中所述具體的計數值與針對所述存儲器設備產生一個具體的讀取等待時間所需的讀取時鐘周期的數量有關。
83.根據權利要求81所述的處理器系統，其中所述具體的計數值與針對所述存儲器設備產生一個具體的讀取等待時間所需的讀取時鐘周期的數量有關。
84.根據權利要求82所述的處理器系統，其中所述具體的計數值是基於偏移了所述時間的所述具體的讀取等待時間，其中該時間是在一個存儲器控制器發出一個存儲器讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間。
85.根據權利要求83所述的處理器系統，其中所述具體的計數值是基於偏移了所述時間的所述具體的讀取等待時間，其中該時間是在一個存儲器控制器發出一個存儲器讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間。
86.根據權利要求84所述的處理器系統，其中所述具體的計數值是基於如進一步偏移了一個附加量的所述具體的讀取等待時間，該附加量表示用於提供讀出數據的所述電路的一個啟動延遲。
87.根據權利要求85所述的處理器系統，其中所述具體的計數值是基於如進一步偏移了一個附加量的所述具體的讀取等待時間，該附加量表示用於提供讀出數據的所述電路的一個啟動延遲。
88.根據權利要求84所述的處理器系統，其中所述具體計數值是基於如進一步偏移了解碼一個讀取命令中的一個延遲的所述具體的讀取等待時間。
89.根據權利要求85所述的處理器系統，其中所述具體計數值是基於如進一步偏移了解碼一個讀取命令中的一個延遲的所述具體的讀取等待時間。
90.根據權利要求80所述的處理器系統，其中所述預先載入電路包括一個模式寄存器，用於向所述計數器提供一個與具體讀取等待時間有關的第一計數值。
91.根據權利要求81所述的處理器系統，其中所述預先載入電路包括一個模式寄存器，用於向所述計數器提供一個與具體讀取等待時間有關的第一計數值。
92.根據權利要求90所述的處理器系統，其中所述第一計數值是具體的讀取等待時間，並且所述預先載入電路還包括一個偏移電路，用於向所述計數器提供與所述時間有關的第二計數值，該時間是在發出一個讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間，所述計數器被預先載入位於所述第一和第二計數值之間的差值。
93.根據權利要求91所述的處理器系統，其中所述第一計數值是具體的讀取等待時間，並且所述預先載入電路還包括一個偏移電路，用於向所述計數器提供與所述時間有關的第二計數值，該時間是在發出一個讀取命令之後，對於一個讀取時鐘從所述第一信號處理通路退出所需的時間，所述計數器被預先載入位於所述第一和第二計數值之間的差值。
94.根據權利要求92所述的處理器系統，其中所述計數器被預先載入如進一步偏移了一個與所述時間相關的計數值的所述差值，該時間是讀出數據通過所述電源電路和讀取鎖存器傳遞到所述存儲器設備的衰減器所花費的時間。
95.根據權利要求93所述的處理器系統，其中所述計數器被預先載入如進一步偏移了一個與所述時間相關的計數值的所述差值，該時間是讀出數據通過所述電源電路和讀取鎖存器傳遞到所述存儲器設備的衰減器所花費的時間。
96.根據權利要求74所述的處理器系統，其中所述第一處理通路包括一個延遲鎖定環。
97.根據權利要求94所述的處理器系統，其中所述第二處理通路包括一個從屬於所述延遲鎖定環的延遲電路。
98.一種處理器系統，其包括一個處理器；和一個用於與所述處理器交換數據的存儲器設備，所述存儲器設備包括一個延遲鎖定環，用於處理來自外部時鐘信號的讀取時鐘信號；一個與所述延遲鎖定環同步的延遲電路，用於從一個響應於接收到一個讀取命令而生成的起始信號中產生延遲的起始信號；一個讀出數據鎖存器；一個數據傳遞電路，用於將數據從一個存儲器陣列傳遞給所述讀出數據鎖存器；和一個響應於所述延遲的起始信號的啟動電路，用於在計數預定數量的所述讀取時鐘信號的周期之後，使得能夠通過所述讀取時鐘信號讀出來自所述數據傳遞電路的數據。
99.根據權利要求98所述的處理器系統，其中所述延遲電路從屬於所述延遲鎖定環。
100.根據權利要求98所述的處理器系統，其中所述數據傳遞電路是一個數據管道電路。
101.根據權利要求100所述的處理器系統，其中所述數據管道電路包括一個並串轉換器。
102.根據權利要求98所述的處理器系統，其中所述啟動電路同步施加讀出數據給所述讀取鎖存器與所述讀取時鐘信號的定時。
103.根據權利要求102所述的處理器系統，其中所述啟動電路和讀取時鐘信號為所述存儲器設備輸出端的數據提供有一個具體的讀取等待時間。
104.根據權利要求98所述的處理器系統，其中所述啟動電路包括一個預先載入第一值的計數器，用於從所述第一值開始到第二值來計數讀取時鐘信號周期，並且當到達所述第二值時，用於利用所述讀取時鐘信號啟動所述讀出數據的讀出。
105.根據權利要求104所述的處理器系統，其中所述計數器是一個遞減計數器。
全文摘要
一種用於協調從外部時鐘信號推導出的內部時鐘信號的可變定時，以保證讀出數據和用於鎖存到達該數據鎖存器的讀出數據的讀取時鐘同步並具有具體讀取等待時間的設備和方法。在一個延遲鎖定環電路(120)中從外部時鐘信號(116)產生讀取時鐘(129)，並且將響應於一個讀取命令(112)而產生的一個起始信號(118)通過一個從屬於延遲鎖定環(120)的延遲電路(132)傳遞，以便讀取時鐘信號(129)和一個延遲的起始信號(174)經受相同的內部定時變化。因此，延遲的起始信號(174)用於通過讀取時鐘信號(129)來控制讀出數據的輸出。
文檔編號G11C7/10GK1695199SQ03824718
公開日2005年11月9日 申請日期2003年8月27日 優先權日2002年8月29日
發明者B·凱思, B·詹森, F·林 申請人:微米技術有限公司