具有缺陷探測電路的半導體晶片的製作方法

2023-05-10 19:17:51 3

示例性實施方式涉及半導體晶片。更具體地說，示例性實施方式涉及包括缺陷探測電路的半導體晶片。

背景技術：

半導體晶片的電氣操作故障和/或不良的可靠性可以由缺陷如半導體晶片中的裂紋或碎屑產生。從而，需要在半導體晶片中的缺陷的精確探測。

技術實現要素：

示例性實施方式提供了一種半導體晶片，該半導體晶片包括缺陷探測電路，用於電氣檢查缺陷。

根據示例性實施方式，提供了一種半導體晶片。半導體晶片包括柵極圖案、第一布線結構、第一接觸插塞、第一缺陷探測電路和第二缺陷探測電路。柵極圖案形成在襯底上。柵極圖案鄰近襯底的上表面並沿著襯底的半導體晶片區域的邊緣部分形成。第一布線結構形成在柵極圖案上方。第一布線結構與柵極圖案間隔開，並包括沿著半導體晶片區域的邊緣部分形成的第一導電圖案。第一接觸插塞電連接到柵極圖案並電連接到第一布線結構的一部分。第一缺陷探測電路電連接到柵極圖案。第二缺陷探測電路電連接到第一布線結構。

在示例性實施方式中，在平面圖中，柵極圖案可以具有矩形環形狀，其鄰近第一和第二缺陷探測電路部分的一部分被切去。

在示例性實施方式中，在平面圖中，柵極圖案可以具有矩形環形狀，且柵極圖案的端部鄰近第一和第二缺陷探測電路並可以彼此間隔開。

第一布線結構可以進一步包括第一延伸線和第二延伸線；在平面圖中，第一導電圖案可以具有矩形環形狀，其中，第一導電圖案的端部鄰近第一和第二缺陷探測電路，並且彼此間隔開；第一延伸線可以接觸第一導電圖案的側壁並且朝向半導體晶片區域延伸；且第二延伸線可以與第一延伸線間隔開並接觸第一接觸插塞。

第一延伸線可以連接到第二缺陷探測電路；並且第二延伸線可以連接到第一缺陷探測電路。

第一缺陷探測電路可以包括：時鐘信號電路，該時鐘信號電路電連接到柵極圖案的第一端部分，且該時鐘信號電路被構造成根據柵極時鐘信號操作；緩衝器電路，該緩衝器電路電連接到柵極圖案的第二端部分；以及輸出電路，該輸出電路連接到緩衝器電路。

第二缺陷探測電路可以包括：時鐘信號電路，該時鐘信號電路電連接到第一導電圖案的第一端部分，且該時鐘信號電路被構造成根據第一導電圖案時鐘信號操作；緩衝器電路，該緩衝器電路電連接到第一導電圖案的第二端部分；以及輸出電路，該輸出電路連接到緩衝器電路。

半導體晶片可以進一步包括：在第一布線結構之上的第二布線結構，該第二布線結構與第一布線結構間隔開，且該第二布線結構包括沿著半導體晶片區域的邊緣部分形成的第二導電圖案；第二接觸插塞，該第二接觸插塞電連接到第二布線結構以及第一布線結構的第二部分；以及第三缺陷探測電路，該第三缺陷探測電路電連接到第二布線結構。

第一布線結構可以進一步包括第三延伸線；且第三延伸線可以通過第二接觸插塞電連接到第三缺陷探測電路。

半導體晶片可以進一步包括：在襯底的存儲器單元區域中的多個存儲器單元；其中多個存儲器單元在襯底和第一布線結構之間。

多個存儲器單元可以包括nand快閃記憶體器件的存儲器單元。nand快閃記憶體器件可以是包括三維垂直nand(vnand)存儲器陣列的三維存儲器器件。三維vnand存儲器陣列可以一體地形成在存儲器單元的一個或多個物理層級中，該存儲器單元具有在襯底之上的有源區域。三維vnand存儲器陣列的存儲器單元可以包括電荷捕獲層。三維vnand存儲器陣列中的字線和位線的至少之一可以在三維vnand存儲器陣列的層級之間共享。

柵極圖案可以作為用於探測襯底中的裂縫的導電線。

根據示例性實施方式，半導體晶片包括：在襯底上的柵極圖案，該柵極圖案鄰近襯底的上表面，並且該柵極圖案沿著襯底的半導體晶片區域的邊緣部分形成；在柵極圖案上方的第一布線結構，第一布線結構與柵極圖案間隔開，且第一布線結構包括與柵極圖案交疊的第一導電圖案；將柵極圖案電連接到第一布線結構的第一部分的第一接觸插塞；電連接到柵極圖案的第一缺陷探測圖案；電連接到第一布線結構的第二缺陷探測電路；在襯底的半導體晶片區域上的多個柵線，多個柵線在基本上垂直於襯底的上表面的第一方向上彼此間隔開，且多個柵線在基本上平行於襯底的上表面的第二方向上延伸；在第一方向上延伸通過多個柵線的垂直溝道結構；在多個柵線的每一個的邊緣部分上的第二接觸插塞；接觸第二接觸插塞的第一布線圖案；以及電連接到垂直溝道結構的焊盤圖案的位線。

第一布線結構和第一布線圖案形成在基本相同的平面上。

半導體晶片可以進一步包括：在第一布線結構上方的第二布線結構，第二布線結構與第一布線結構間隔開，且第二布線結構包括沿著半導體晶片區域的邊緣部分形成的第二導電圖案；第二接觸插塞，第二接觸插塞將第二布線結構電連接到第一布線結構的第二部分；以及電連接到第二布線結構的第三缺陷探測電路。

第二布線結構和位線可以形成在基本相同的平面上。

半導體晶片可以進一步包括：多個半導體晶片區域；以及在多個半導體晶片區域之間的劃線。

柵極圖案和第一導電圖案中的每一個可以具有矩形環形狀；在平面圖中，柵極圖案的端部可以彼此間隔開；且在平面圖中，第一導電圖案的端部可以彼此間隔開。

第一缺陷探測電路可以電連接到柵極圖案的相對端部分；且第二缺陷探測電路可以電連接到第一導電圖案的相對端部分。

根據示例性實施方式，半導體晶片包括：在襯底上的柵極圖案，該柵極圖案鄰近襯底的上表面，該柵極圖案沿著襯底的半導體晶片區域的邊緣部分形成，且該柵極圖案具有第一端部分和第二端部分；在柵極圖案上方的第一布線結構，該第一布線結構與柵極圖案間隔開，且第一布線結構包括與柵極圖案交疊的多個第一導電圖案；第一接觸插塞，該第一接觸插塞將柵極圖案電連接到第一布線結構的一部分；電連接到柵極圖案的第一和第二端部分的第一缺陷探測電路；以及電連接到第一布線結構的多個第一導電圖案的第二缺陷探測電路。

第一布線結構可以進一步包括第一延伸線和第二延伸線；多個第一導電圖案的至少一個可以具有矩形環形狀；在平面圖中，至少一個第一導電圖案的鄰近第一和第二缺陷探測電路的端部可以彼此間隔開；第一延伸線可以接觸至少一個第一導電圖案的側壁並朝向半導體晶片區域延伸；第二延伸線可以與第一延伸線間隔開並接觸第一接觸插塞。

第一延伸線可以連接到第二缺陷探測電路；且第二延伸線可以連接到第一缺陷探測電路。

第一和第二缺陷探測電路可以在半導體晶片區域內。

第一缺陷探測電路可以包括：時鐘信號電路，該時鐘信號電路電連接到柵極圖案的第一端部分，該時鐘信號電路被構造成根據柵極時鐘信號操作；緩衝器電路，該緩衝器電路電連接到柵極圖案的第二端部分；以及連接到緩衝器電路的輸出電路。

第二缺陷探測電路可以包括：時鐘信號電路，該時鐘信號電路電連接到多個第一導電圖案的至少一個的第一端部分，時鐘信號電路被構造成根據導電圖案時鐘信號而操作；緩衝器電路，該緩衝器電路電連接到至少一個第一導電圖案的第二端部分；以及連接到緩衝器電路的輸出電路。

根據示例性實施方式，一種探測半導體晶片的缺陷的方法包括：向襯底的半導體晶片區域的測試電路供給測試時鐘信號；向測試電路供給柵極時鐘信號，使得電信號被供給到柵極圖案的第一端部分，該柵極圖案鄰近襯底的上表面，且該柵極圖案沿著半導體晶片區域的邊緣部分形成；從柵極圖案的第二端部分輸出第一輸出信號；確定第一輸出信號的第一波形和第一輸出延遲時間；以及如果被確定的第一波形和第一輸出延遲時間在第一閾值範圍之外，則探測到襯底的至少一部分的缺陷。

所述方法可以進一步包括：將第一導電圖案時鐘信號供給到測試電路，使得電信號被供給到柵極圖案上的導電圖案的第一端部分，導電圖案沿著半導體晶片區域的邊緣部分形成；從導電圖案的第二端部分輸出第二輸出信號；確定第二輸出信號的第二波形和第二輸出延遲時間；以及如果被確定的第二波形和第二輸出延遲時間在第二閾值範圍之外，則探測到導電圖案的至少一部分的缺陷。

根據示例性實施方式，半導體晶片包括：在襯底上的柵極圖案；在柵極圖案上的層間絕緣層；在層間絕緣層上的第一布線結構；以及電連接到柵極圖案和第一布線結構的缺陷探測電路。第一布線結構通過穿過層間絕緣層的接觸插塞電連接到柵極圖案。缺陷探測電路電連接到柵極圖案和第一布線結構，且缺陷探測電路被構造成探測柵極圖案和襯底中的至少一個以及第一布線結構中的缺陷。

缺陷可以包括在第一布線結構、柵極圖案和襯底的至少一個中的至少一個裂縫。

缺陷探測電路可以進一步包括第一裂縫探測電路，該第一裂縫探測電路電連接到柵極圖案，且第一裂縫探測電路被構造成探測柵極圖案和襯底的至少一個中的至少一個裂縫。

缺陷探測電路可以進一步包括電連接到第二布線結構的第二裂縫探測單元，第二裂縫探測單元被構造成探測第一布線結構中的至少一個裂縫。

缺陷探測單元可以進一步構造成：響應於第一柵極時鐘信號將第一輸入信號供給到柵極圖案的第一端；從柵極圖案的第二端接收第一輸出信號；以及基於第一輸入信號和第一輸出信號的相對時序來探測柵極圖案和襯底的至少一個中的缺陷。

缺陷探測電路可以進一步構造成：響應於第二柵極時鐘信號將第二輸入信號供給到第一布線結構的第一端；從第一布線結構的第二端接收第二輸出信號；以及基於第二輸入信號和第二輸出信號的相對時序來探測第一布線結構中的缺陷。

根據示例性實施方式，在用於封裝半導體晶片的模製工藝之前，半導體晶片可以被檢查缺陷，如襯底的鋸切工藝所致的裂縫。而且，在金屬布線和襯底的表面上產生的裂縫可以被精確探測到。此外，在半導體晶片的任何層中的裂縫可以被探測到。例如，從金屬布線或襯底的表面產生的裂縫可以被單獨探測。從而，可以減少半導體晶片的電氣故障。而且，半導體晶片可以具有高可靠性。

附圖說明

從下面結合附圖的詳細描述中，示例性實施方式將更清楚地被理解。圖1至6表示如在此描述的非限定性示例性實施方式。

圖1a、1b和1c是示出根據示例性實施方式的半導體晶片的平面圖；

圖2a和2b是示出根據示例性實施方式的半導體晶片的各部分的平面圖；

圖3a和3b是示出根據示例性實施方式的半導體晶片的各部分的截面圖；

圖4是示出根據示例性實施方式的半導體晶片的裂縫探測部分的框圖；

圖5示出用於說明根據示例性實施方式的探測半導體晶片的裂縫的方法的示例性信號時序；

圖6是示出根據示例性實施方式的包括裂縫探測部分的垂直型nand快閃記憶體器件的截面圖。

具體實施方式

在下面將參照附圖更全面地描述各種示例性實施方式，圖中示出一些示例性實施方式。但是，本發明構思可以以很多不同方式來實施，並且不應解釋為限制於在此陳述的示例性實施方式。而是，提供這些示例性實施方式，使得本說明將是全面和完整的，並向本領域技術人員完整傳達本發明構思的範圍。在附圖中，為了清楚而誇大了層和區域的尺寸和相對尺寸。

應該理解的是，當元件或層被稱為在另一個元件或層上、連接到或聯接到該另一元件或層時，它可以直接在所述另一元件或層上、直接連接到或聯接到該另一元件或層，或者可以存在中間元件或層。相反，當元件被稱為直接在另一元件或層上、直接連接到或直接聯接到另一元件或層，則不存在中間元件或層。相同附圖標記一直表示相同元件。如在此使用的，術語「和/或」包括相關列出的項目的一個或多個的任意和所有組合。

將理解的是，雖然術語第一、第二、第三、第四等可以在此用於描述各種元件、部件、區域、層和/或區間，這些元件、部件、區域、層和/或區間不應被這些術語限制。這些術語僅用於將一個元件、部件、區域、層或區間與另一個區域、層或區間區分開。從而，下面討論的第一元件、部件、區域、層或區間可以被稱為第二元件、部件、區域、層或區間，而不背離本發明構思的教導。

為了易於描述，空間相對術語，如「下面」、「之下」、「下部」、「之上」、「上部」等可以在此使用以描述一個元件或特性與另一元件或特徵如圖中所示的關係。將理解的是，空間相對術語意在涵蓋除圖中所示的取向之外的在使用或操作中的裝置的不同取向。例如，如果圖中的裝置被顛倒，描述為在其他元件或特徵「之下」或「下面」的元件則可以在所述其他元件或特徵「之上」取向。從而，示例性術語「之下」可以涵蓋之上和之下的取向。該裝置可以另外取向(旋轉90度或在其他取向上)，並且在此使用的空間相對描述語將相應地解釋。

在此使用的術語是僅出於描述特定示例性實施方式的目的，而非意在發明構思的限制。如在此使用的，單數形式「一」、「一個」和「該」意在也包括複數形式，除非上下文明確的另外指出。將進一步理解的是術語「包括」和/或「包含」當在本說明書中使用時指定所陳述特徵、整體、步驟、操作、元件和/或部件的存在，但是並不排除一個或多個其他特徵、整體、步驟、操作、元件、部件和/或它們的組的存在或添加。

在此參照截面圖示描述示例性實施方式，該截面圖示是理想化的示例性實施方式(及其中間結構)的示意圖。如此，例如製造技術和/或公差導致的與所示形狀的偏差是可以被預期到的。從而，示例性實施方式不應理解為限制於在此示出的區域的特定形狀，而是包括例如製造所導致的形狀中的偏差。例如，示為矩形的注入區域典型地可以具有倒圓或彎曲特徵和/或在其邊緣處的注入濃度梯度，而非從被注入區域到未注入區域的二元變化。同樣，通過注入形成的埋入區域可以導致在被埋入區域和注入通過其發生的表面之間的區域內的一些注入。從而，在圖中所示的區域在本質上是示意性的，且它們的形狀不意在示出裝置的區域的形狀，並且不意在限制本發明構思的範圍。

雖然一些截面圖的相對應平面圖和/或透視圖可能未示出，但是在此示出的裝置結構的截面圖提供對沿著兩個不同方向延伸的多個裝置結構的支持，如將在平面圖中示出的那樣，且/或提供對在三個不同方向延伸的多個裝置結構的支持，如將在透視圖中所示的那樣。兩個不同方向可以或可以不彼此正交。三個不同方向可以包括與兩個不同方向正交的第三方向。多個裝置結構可以集成到相同電子裝置中。例如，當裝置結構(例如，存儲器單元結構或電晶體結構)在截面圖中被示出時，電子裝置可以包括多個裝置結構(例如，存儲器單元結構或電晶體結構)，如將通過電子裝置的平面圖示出的那樣。多個裝置結構可以布置成陣列和/或二維圖案。

除非另有限定，在此使用的所有術語(包括技術和科學術語)具有與本發明構思所述的領域的技術人員通常理解的相同的含義。將進一步理解的是，如通常使用的字典中限定的那些，術語應被解釋為具有與它們在現有技術背景下它們的含義所一致的含義，並且不應以理想化或過分正式的方式解釋，除非在此明確如此限定。

圖1a、1b和1c是示出根據示例性實施方式的半導體晶片的平面圖。圖2a和2b是示出根據示例性實施方式的半導體晶片的各部分的平面圖。圖3a和3b是示出根據示例性實施方式的半導體晶片的各部分的截面圖。圖4是示出根據示例性實施方式的半導體晶片的裂縫探測部分和/或部件的框圖。裂縫探測部分在此也可以稱為裂縫探測電路。

圖1a、1b和1c分別示出示例性裂縫探測部分。具體地，例如，圖1a示出第二導電圖案，圖1b示出第一導電圖案，且圖1c示出第三柵極圖案。圖2a示出在圖1a和1b的區域「a」中的第一和第二導電圖案。圖2b示出在圖1b和1c的區域「a」中的第三柵極圖案和第一導電圖案。圖3a示出沿著圖2a和2b的線i-i』截取的截面圖。圖3b包括沿著圖2a和2b的線ii-ii』截取的部分、劃線道(scribelane)和裂縫探測部分的截面圖。

參照圖1a、1b、1c、2a、2b、3a、3b和4，襯底10可以包括半導體晶片區域12和劃線道14。存儲器單元可以形成在半導體晶片區域12中，且用於探測裂縫的裂縫探測部分54可以沿著半導體晶片區域12的邊緣部分形成。

劃線道保護環結構50可以形成在襯底10上並可以將襯底10分成半導體晶片區域12和劃線道14。

在示例性實施方式中，如圖3b中所示，劃線道保護環結構50可以包括第一柵極圖案50a、第一接觸插塞50b、第一布線50c、第二接觸插塞50d和第二布線50e。

第一柵極圖案50a、第一布線50c和第二布線50e可以在第一方向上彼此間隔開，該第一方向垂直於或基本上垂直於襯底10的上表面。第一柵極圖案50a、第一布線50c和第二布線50c中的每一個可以圍繞半導體晶片區域12和劃線道14之間的界面。第一接觸插塞50b可以電連接到第一柵極圖案50a和第一布線50c。第二接觸插塞50d可以電連接到第一布線50c和第二布線50e。

第一柵極圖案50a可以包括例如多晶矽。第一布線50c可以包括第一金屬，而第二布線50e可以包括第二金屬。第一和第二布線50c和50e中的每一個可以包括金屬和/或金屬氮化物。

晶片保護環結構52可以形成在半導體晶片區域12的邊緣部分處。從而，晶片保護環結構52可以從劃線道保護環結構50形成在半導體晶片區域12的內部部分中。

在示例性實施方式中，如圖3b中所示，晶片保護環結構52可以包括第二柵極圖案52a、第三接觸插塞52b、第三布線52c、第四接觸插塞52d和第四布線52e。例如，晶片保護環結構52的疊置層可以與劃線道保護環結構50的疊置層相同或基本上相同。

裂縫探測部分54可以形成在半導體晶片區域12中，並可以鄰近晶片保護環結構52。半導體晶片中的裂縫可以被裂縫探測部分54探測到。例如，當襯底10被沿著劃線道14鋸切以分成多個半導體晶片時，半導體晶片中的裂縫可以被裂縫探測部分54探測到。

在示例性實施方式中，裂縫探測部分54可以形成在襯底10上，並可以包括第三柵極圖案60、第一布線結構64、第二布線結構68、第五接觸插塞62、第六接觸插塞66和裂縫探測電路部分72。第三柵極圖案60以及第一和第二布線結構64及68中的每一個可以電連接到每個裂縫探測電路。

在示例性實施方式中，如圖4中所示，裂縫探測電路部分72可以包括第一裂縫探測電路部分72a、第二裂縫探測電路部分72b和第三裂縫探測電路部分72c。第三柵極圖案60、第一布線結構64和第二布線結構68可以分別電連接到第一裂縫探測電路部分72a、第二裂縫探測電路部分72b和第三裂縫探測電路部分72c。從而，從第三柵極圖案60、第一布線結構64和第二布線結構68產生的裂縫可以被單獨探測。

在形成周邊電路的柵電極和存儲器單元的柵電極的過程中，第一、第二和第三柵極圖案50a、52a和60可以共同和/或同時形成在襯底10上，柵極絕緣層48可以進一步形成在襯底10與第一、第二和第三柵極圖案50a、52a和60中的每一個之間。第一、第二和第三柵極圖案50a、52a和60可以鄰近襯底10的上表面。

在示例性實施方式中，第一、第二和第三柵極圖案50a、52a和60可以包括多晶矽。可替代的是，第一、第二和第三柵極圖案50a、52a和60可以包括金屬氮化物和/或金屬。

下面，將詳細描述裂縫探測部分54的示例性實施方式。

參照圖1c、2b、3a和3b，第三柵極圖案60可以鄰近襯底10的上表面。

在圖1c和2b中，第三柵極圖案60可以沿著半導體晶片區域12的邊緣部分形成，除了鄰近裂縫探測電路部分72的部分。即，例如，第三柵極圖案60可以具有矩形環形狀，該矩形環形狀的鄰近裂縫探測電路部分72的一部分可以被切去，該部分可以被稱為切割區域。

第三柵極圖案60可以具有第一寬度w1。第一絕緣中間層80可以形成在第三柵極圖案60上，參照圖3a和3b。

第三柵極圖案60可以具有第一端部分和第二端部分。第一和第二端部分電連接到第一裂縫探測電路部分72a，如圖4中所示。從而，襯底10的上表面和/或第三柵極圖案60的缺陷(如裂縫)可以被第一裂縫探測電路部分72a探測到。

參照圖1b、2a、2b、3a和3b，第一布線結構64可以形成在第一絕緣中間層80上。

參照圖1b，第一布線結構64可以包括多個第一導電圖案64a、第一延伸圖案64b、第二延伸圖案64c和第三延伸圖案64d。第一延伸圖案64b可以接觸第一導電圖案64a的端部分。第三和第四延伸圖案64c和64d中的每一個可以在第二方向上與第一延伸圖案64b間隔開。

在圖1b、2a和2b中，第一導電圖案64a的每一個可以沿著半導體晶片區域12的邊緣部分形成，除了鄰近裂縫探測電路部分72的部分之外。即，例如，第一導電圖案64a中的每一個可以具有矩形環形狀，該矩形環形狀鄰近裂縫探測電路部分72的一部分可以被切去，該部分被稱為切割區域。在示例性實施方式中，第一導電圖案64a可以彼此間隔開，並可以布置成同心環。

參照圖2b，第一導電圖案64a中的每一個具有第二寬度w2，該第二寬度小於第一寬度w1。

在示例性實施方式中，第一導電圖案64a的每一個可以交疊第三柵極圖案60。第一導電圖案64a的第二寬度w2和相鄰的第一導電圖案64a之間的距離之和可以與第一寬度w1相同、基本上相同或小於該第一寬度w1。

可替代的是，可以提供僅一個第一導電圖案64a，並且第一導電圖案64a可以與第三柵極圖案60交疊。在這種情況下，第一導電圖案64a的第二寬度w2可以與第一寬度w1相同或基本上相同。

在示例性實施方式中，第一布線結構64可以包括多個第一延伸圖案64b、多個第二延伸圖案64c和多個第三延伸圖案64d。第一、第二和第三延伸圖案64b、64c和64d中的每一個可以在第三方向上朝半導體晶片區域12延伸，該第三方向垂直於或基本上垂直於第一導電圖案64a的延伸方向。第一、第二和第三延伸圖案64b、64c和64d可以在第二方向上布置。

第一延伸圖案64b可以接觸第一導電圖案64a的端部分。即，例如，第一延伸圖案64b可以電連接到第一導電圖案64a和第二裂縫探測電路部分72b。從而，第一布線結構64的缺陷，如裂縫，可以通過第二裂縫探測電路部分72b探測到。

第二延伸圖案64c可以在第二方向上與第一延伸圖案64b間隔開，並且可以設置在第一導電圖案64a的切割區域內。

參照圖2b，第二延伸圖案64c可以跨過第三柵極圖案60。第二延伸圖案64c可以電連接到第一裂縫探測電路部分72a。

第三延伸圖案64d可以在第二方向上與第二延伸圖案64c間隔開，並可以設置在第一導電圖案64a的切割區域內。

參照圖2a，第三延伸圖案64d可以跨過包括在第二布線結構68中的第二導電圖案68a。第三延伸圖案64d可以電連接到第三裂縫探測電路部分72c。

第一、第二和第三延伸圖案64b、64c和64d以及第一導電圖案可以通過相同或基本上相同的沉積和蝕刻工藝形成。

存儲器單元(未示出)可以形成在襯底10的半導體晶片區域12上，並且存儲器單元可以在第一方向上設置在襯底10和第一布線結構64之間。即，例如，第一絕緣中間層80可以充分覆蓋存儲器單元。第一布線結構64可以形成在比存儲器單元的上部分更高的層級處。在示例性實施方式中，存儲器單元可以包括垂直nand快閃記憶體器件的存儲器單元。

第一金屬布線(未示出)可以形成在襯底10的半導體晶片區域12上並可以電連接到存儲器單元。第一布線結構64和第一金屬布線可以通過相同或基本上相同的工藝形成。第一布線結構64可以包括阻擋層和金屬層。

參照圖3a，第五接觸插塞62可以穿過第一絕緣中間層80形成，並可以電連接到第三柵極圖案60和第二延伸圖案64c。從而，第五接觸插塞62的上表面和下表面可以分別接觸第二延伸圖案64c的下表面和第三柵極圖案60的上表面。

參照圖4，第二延伸圖案64c和第一裂縫探測電路部分72a可以彼此電連接，使得襯底10的上表面和第三柵極圖案60的裂縫可以被第一裂縫探測電路部分72a探測到。

第一金屬間介電(imd)層82可以形成在第一布線結構64上。

參照圖1a、2a、3a和3b，第二布線結構68可以形成在第一imd層82上。第二布線結構68可以包括多個第二導電圖案68a。

在圖1a和2a中，每個第二導電圖案68a可以沿著半導體晶片區域12的邊緣部分形成，除了鄰近裂縫探測電路部分72的部分之外。每個第二導電圖案68a可以具有矩形環形狀，該矩形環形狀的鄰近裂縫探測電路部分72的一部分被切去，該部分被稱為切割區域。第二導電圖案68a可以彼此間隔開並可以布置成同心環。

在示例性實施方式中，第二導電圖案68a可以與第一導電圖案64a交疊。而且，每個第二導電圖案68a可以延伸到部分的第一、第二和第三延伸圖案68b、68c和68d。

每個第二導電圖案68a可以具有小於第一寬度w1的第三寬度w3。從而，第二導電圖案68a的第三寬度w3和相鄰的第二導電圖案68a之間的距離之和可以與第一寬度w1相同或基本上相同或小於第一寬度w1。在示例性實施方式中，第三寬度w3可以與第二寬度w2相同或基本上相同。

可替代的是，可以提供僅一個第二導電圖案68a，以具有矩形環形狀，該矩形環形狀具有切割區域。在這種情況下，第二導電圖案68a的第三寬度w3可以與第一寬度w1相同或基本上相同。

在示例性實施方式中，多個第二金屬布線(未示出)可以形成在襯底10的半導體晶片區域12上以電連接到存儲單元和/或第一金屬布線。第二金屬布線和第二布線結構68可以通過相同或基本上相同的工藝形成。第二布線結構68可以包括阻擋層和金屬層。

參照圖3a和3b，第六接觸插塞66可以穿過第一imd層82形成，以電連接到第三延伸圖案64d和第二導電圖案68a。從而，第六接觸插塞66的上表面和下表面可以分別接觸第二導電圖案68a的下表面和第三延伸圖案64d的上表面。

參照圖4，第三延伸圖案64d和第三裂縫探測電路部分72c可以彼此電連接，使得第二布線結構68的裂縫可以被第三裂縫探測電路部分72c探測到。

如上所述，第一、第二和第三裂縫探測電路部分72a、72b和72c可以分別探測第三柵極圖案60、第一導電圖案64a和第二導電圖案68a的裂縫。包括在第一、第二和第三裂縫探測電路部分72a、72b和72c的每個中的電路的組成可以彼此相同或基本相同或彼此類似。

下面將參照圖4更詳細地描述第一、第二和第三裂縫探測電路部分72a、72b和72c。

參照圖4，第一裂縫探測電路部分72a可以包括第一時鐘信號部分74a、第一緩衝器部分76a和第一輸出部分78a。第一時鐘信號部分74a可以電連接到第三柵極圖案60的第一端部分，且第一緩衝器部分76a和第一輸出部分78a可以電連接到第三柵極圖案60的第二端部分。第一裂縫探測電路部分72a可以通過第二延伸圖案64c電連接到第三柵極圖案60。

第一時鐘信號部分74a可以包括第一輸入部分75a和第一驅動器75b。第一輸入部分75a可以接收柵極使能信號g-penable和測試使能時鐘信號cke。

在示例性實施方式中，第一輸入部分75a可以包括nana電路。第一驅動器75b可以包括彼此連接的多個反相器。

在示例性實施方式中，第一緩衝器部分76a可以包括三態緩衝電晶體。反相柵極使能信號可以供給到三態緩衝電晶體中的上部pmos電晶體的柵極。而且，柵極使能信號可以供給到三態緩衝電晶體中的下部nmos電晶體的柵極。

在示例性實施方式中，第一輸出部分78a可以包括傳輸柵極。反相柵極使能信號可以被供給到傳輸柵極中包括的每個柵極。

第二裂縫探測電路部分72b可以包括第二時鐘信號部分74b、第二緩衝器部分76b和第二輸出部分78b。第二時鐘信號部分74b可以電連接到第一導電圖案64a的第一端部分，且第二緩衝器部分76b和第二輸出部分78b可以電連接到第一導電圖案64a的第二端部分。

第二時鐘信號部分74b可以包括第二輸入部分75c和第二驅動器75d。第二輸入部分75c可以接收第一導電圖案的使能信號m1-enable和測試使能時鐘信號cke。

在示例性實施方式中，第二輸入部分75c可以包括nand電路。該第二驅動器75d可以包括多個彼此連接的反相器。

在示例性實施方式中，第二緩衝器部分76b可以包括三態緩衝電晶體。第一導電圖案的反向使能信號可以供給到三態緩衝電晶體中的上部pmos電晶體的柵極。而且，第一導電圖案的使能信號可以供給到三態緩衝電晶體中的下部nmos電晶體的柵極。

在示例性實施方式中，第二輸出部分78b可以包括傳輸柵極。第一導電圖案的反相使能信號可以供給到傳輸柵極中包括的每個柵極。

第三裂縫探測電路部分72c可以包括第三時鐘信號部分74c、第三緩衝器部分76c和第三輸出部分78c。第三時鐘信號部分74c可以電連接到第二導電圖案68a的第一端部分，且第三緩衝器部分76c和第三輸出部分78c可以電連接到第二導電圖案68a的第二端部分。

第三時鐘信號部分74c可以包括第三輸入部分75e和第三驅動器75f。第三輸入部分75e可以接收第二導電圖案的使能信號m2-enable和測試使能時鐘信號cke。

在示例性實施方式中，第三輸入部分75e可以包括nand電路。第三驅動器75f可以包括彼此連接的多個反相器。

在示例性實施方式中，第三緩衝器部分76c可以包括三態緩衝電晶體。第二導電圖案的反相使能信號可以供給到三態緩衝電晶體中的上部pmos電晶體的柵極。而且，第二導電圖案的使能信號可以供給到三態緩衝電晶體中的下部nmos電晶體的柵極。

在示例性實施方式中，第三輸出部分78c可以包括傳輸柵極。第二導電圖案的反相使能信號可以供給到傳輸柵極中包括的每個柵極。

圖5示出用於說明根據示例性實施方式的探測半導體晶片的裂縫的方法的示例性信號時序。

參照圖4和5，為了探測半導體晶片的裂縫，通過操作模式寄存器設置(moderegistrationset)(mrs)，裂縫測試模式可以被設定。mrs可以通過組合通過地址總線傳輸的地址信號來產生測試命令，並且寄存器(registration)可以被設定為裂縫測試模式。

從而，測試使能時鐘信號cke可以供給到第一、第二和第三輸入部分75a、75c和75e的每一個中。測試使能時鐘信號cke可以以脈衝方式周期性和重複地供給。測試使能時鐘信號cke可以是電壓脈衝信號或電流脈衝信號。

為了檢查第三柵極圖案60或襯底10的有源區域的裂縫，柵極使能信號gp-enable可以供給到第一輸入部分75a中。當測試使能時鐘信號cke和柵極使能信號gp-enable被輸入到第一輸入部分75a中時，信號可以通過第一驅動器75b被傳輸到第三柵極圖案60、第一緩衝器部分76a和第一輸出部分78a。信號的電平可以通過第三柵極圖案60、第一緩衝器部分76a和第一輸出部分78a連續變化，並由此在給定延遲時間之後可以輸出第一輸出信號。

在示例性實施方式中，當測試使能時鐘信號cke和柵極使能信號gp-enable一起輸入到第一輸入部分75a時，信號可以被傳輸。從而，第一輸出信號可以具有與測試使能時鐘信號cke的波形相同或基本上相同的波形，該測試使能時鐘信號cke可以是電流脈衝或電壓脈衝。但是，在從測試使能時鐘信號cke的輸入時間給定延遲時間之後，第一輸出信號可以通過第一輸出部分78a輸出。

參照圖5，當第三柵極圖案60的裂縫沒有產生時，第一輸出信號dq0(pass)可以在給定延遲時間之後輸出，以具有與測試使能時鐘信號cke的波形相同或基本上相同的波形。

如果第三柵極圖案60的裂縫被產生，第三柵極圖案60可以是開路，或者可以具有相對高的電阻。從而，第一輸出信號dq0(fail)可以是異常的，或者第一輸出信號可以被輸出的延遲時間會比正常時間範圍進一步延遲。當第一輸出信號dq0(fail)不具有與測試時鐘信號cke的波形相同或基本相同的波形時，或者當延遲時間在正常時間範圍之外時，可以確定在第三柵極圖案60和襯底10的該部分中產生裂縫。

為了檢查第一布線結構64的一部分的裂縫，第一導電圖案使能信號m1-enable可以供給到第二輸入部分75c中。測試使能時鐘信號cke可以是電流脈衝或電壓脈衝。

當測試使能時鐘信號cke和第一導電圖案使能信號m1-enable輸入到第二輸入部分時，信號可以通過第二驅動器75d傳輸到第一導電圖案64a、第二緩衝器部分76b和第二輸出部分78b。

在示例性實施方式中，當測試時鐘信號cke和第一導電圖案使能信號m1-enable一起輸入到第二輸入部分75c時，可以僅信號被傳輸，使得第二輸出信號可以通過第二輸出部分78b輸出。第二輸出信號可以具有與測試使能時鐘信號cke的波形相同或基本上相同的波形，該測試使能時鐘信號cke可以是電流脈衝或電壓脈衝。但是，第二輸出信號可以在從測試使能時鐘信號cke的輸入時間的給定延遲時間之後輸出。

從而，當第二輸出信號不具有與測試時鐘信號cke的波形相同或基本上相同的波形時，或者當延遲時間在正常時間範圍之外時，可以確定在第一布線結構64的該部分中產生裂縫。

為了檢查第二布線結構68的一部分的裂縫，第二導電圖案使能信號m2-enable可以供給到第三輸入部分75e。當測試使能時鐘信號cke和第二導電圖案使能信號m2-enable被輸入到第三輸入部分75e時，信號可以通過第三驅動器75f被傳輸到第二導電圖案68a、第三緩衝器部分76c和第三輸出部分78c。

第三輸出信號可以通過第三輸出部分78c輸出。在示例性實施方式中，當第三輸出信號不具有與測試時鐘信號的波形相同或基本上相同的波形時，或者當延遲時間在正常時間範圍之外時，可以確定在第二布線結構68的該部分中產生裂縫。

例如，當襯底10被沿著劃線道鋸切以分離成多個半導體晶片時，會產生半導體晶片的裂縫。在執行用於封裝半導體晶片的模製工藝之前，可以檢查半導體晶片的裂縫。

可以探測在襯底10的上部存儲器單元、第三柵極圖案60和上表面上方的布線中的裂縫。而且可以檢查在每個層級中的裂縫。從而，可以更準確地確定半導體晶片中差生的裂縫並且可以減少由於裂縫所致的半導體晶片的故障。

裂縫探測部分可以用在各種半導體器件中，包括：存儲器器件，例如nand快閃記憶體器件、動態隨機存取存儲器(dram)、靜態隨機存取存儲器(sram)、二維或三維存儲器器件等；或邏輯器件中。

下面，將描述包括裂縫檢查部分的垂直型nand快閃記憶體器件。但是，示例性實施方式不應局限於此示例。

圖6是示出根據示例性實施方式的包括裂縫探測部分的垂直型nand快閃記憶體器件的截面圖。

參照圖6，半導體襯底100可以包括半導體晶片區域和劃線道。

劃線道保護環結構(未示出)可以形成在襯底100上，並可以將襯底100分成半導體晶片區域和劃線道。晶片保護環結構(未示出)可以形成在半導體晶片區域的邊緣部分處。劃線道保護環結構和半導體晶片區域可以分別與參照圖1a、1b和1c描述的劃線道保護環結構和半導體晶片區域相同、基本相同或類似。

裂縫探測部分300可以形成在半導體晶片區域的內部部分，並可以形成為鄰近晶片保護環結構。nand快閃記憶體單元和用於操作nand快閃記憶體單元的周邊電路可以形成在半導體晶片區域中。

在示例性實施方式中，裂縫探測部分300可以形成在襯底100上，並可以包括第三柵極圖案160、第一布線結構164、第二布線結構168、第五接觸插塞162、第六接觸插塞166和裂縫探測電路部分。

裂縫探測部分可以與參照圖1a、1b、1c、2a、2b、3a、3b和4說明的裂縫探測部分的示例性實施方式相同、基本上相同或類似。

nand快閃記憶體單元可以包括垂直溝道結構200，該垂直溝道結構可以形成在襯底100上並在垂直於或基本上垂直於襯底100的上表面的第一方向上延伸。可以形成多個柵線230，且每個柵線230可以圍繞垂直溝道結構200。

垂直溝道結構200可以包括溝道圖案202、結構204和填充絕緣圖案206。結構204可以包括隧道絕緣層204a、電荷存儲層204b和阻擋介電層204c。垂直溝道結構200可以穿透柵線230，並可以在第一方向上延伸。

溝道圖案202可以具有中空圓柱形狀或杯形狀。溝道圖案202可以包括多晶矽或單晶矽。

填充絕緣圖案206可以形成在溝道圖案202上並可以填充具有中空圓柱形狀或杯形狀的溝道結構所形成的內部空間。填充絕緣圖案206可以具有柱形。填充絕緣圖案206例如可以包括矽氧化物。

在一些示例性實施方式中，溝道圖案202可以具有柱形。在這種情況下，填充絕緣圖案206可以不形成在溝道圖案202上。

隧道絕緣層204a、電荷存儲層204b和阻擋介電層204c可以依次形成在溝道圖案202的外側壁上。包括隧道絕緣層204a、電荷存儲層204b和阻擋介電層204c的結構204可以圍繞溝道圖案202的外側壁。在示例性實施方式中，隧道絕緣層204a可以包括氧化物，例如，矽氧化物。電荷存儲層204b可以包括氮化物，例如，矽氮化物。第一阻擋介電層204c可以包括氧化物，例如，矽氧化物。

在示例性實施方式中，半導體圖案200可以進一步形成在襯底100和垂直溝道結構200之間。半導體圖案220可以接觸襯底100的上表面。半導體圖案220可以具有柱形，並且垂直溝道結構200可以形成在半導體圖案220上。

焊盤圖案208可以形成在溝道圖案202、隧道絕緣層204a、電荷存儲層204b、阻擋介電層204c和填充絕緣圖案206上。焊盤圖案208可以電連接到例如垂直存儲器器件的位線250。

柵線230可以在第一方向上彼此間隔開，並且絕緣層210可以形成在柵線230之間。在示例性實施方式中，柵線230可以在基本平行於襯底100的頂表面的第二方向上延伸。

柵線230可以包括接地選擇線(gsl)、字線和串選擇線(ssl)。在示例性實施方式中，最下部柵線230可以作用為gsl，且最上部柵線230可以作用為ssl。字線可以形成在gsl和ssl之間。

字線可以分別疊置在多個層處。在示例性實施方式中，字線可以是64層的層或128層的層。因此，包括重複和交替地疊置的柵線230和絕緣層210的柵極疊置結構具有相對非常大(例如大)的厚度。

在示例性實施方式中，柵線230的邊緣部分可以具有臺階形狀，且柵線230的邊緣部分的上表面可以被暴露。

第一絕緣中間層180可以覆蓋垂直溝道結構200和柵極疊置結構。第一絕緣中間層180可以與包括在裂縫探測部分中的第一絕緣中間層180相同或基本上相同。

第七接觸插塞222可以穿過第一絕緣中間層180形成並可以接觸每個柵線230的邊緣部分的上表面。第五布線224可以形成在第七接觸插塞222和第一絕緣中間層180上。

在裂縫探測部分中的第七接觸插塞222和第五接觸插塞223可以通過相同或基本上相同的工藝形成。第五布線224和第一布線結構164可以通過相同或基本上相同的工藝形成。

第一布線結構164和第五布線224可以包括金屬。第一布線結構164和第五布線224中的每一個可以包括阻擋層和金屬層。

在根據示例性實施方式的垂直nand快閃記憶體器件中，存儲器單元可以在第一方向上疊置，使得第一絕緣中間層180可以具有相對非常大(例如，大)的厚度。從而，第五接觸插塞162和第七接觸插塞222可以具有相對非常大(例如，大)的高度。

第一imd層182可以覆蓋第五布線224。第八接觸插塞226可以穿過第一imd層182和第一絕緣中間層180形成，並可以接觸焊盤圖案208的上表面。位線250可以形成在第八接觸插塞226上。

第一imd層182可以與裂縫探測部分中包括的第一imd層182相同或基本上相同。第八接觸插塞226和第六接觸插塞166可以通過相同或基本上相同的工藝形成。位線250和第二布線結構168可以通過相同或基本上相同的工藝形成。

第二布線結構168和位線250可以包括金屬。第二布線結構168和位線250中的每一個可以包括阻擋層和金屬層。

第二imd層184可以形成在第一imd層182上並可以覆蓋位線250和第二布線結構168。第九接觸插塞252可以穿過第二和第一imd中間層184和182形成並可以接觸第五布線224。第六布線254可以進一步形成在第九接觸插塞252上。

如上所述，在垂直nand快閃記憶體器件中，存儲器單元可以在第一方向上疊置，使得最上部存儲器單元可以形成在相對高的層級處。從而，形成在存儲器單元上的導電圖案與襯底100之間的間隙可以增大，使得襯底100的裂縫不會影響導電圖案。

但是，在示例性實施方式中，襯底100和柵極圖案的裂縫可以被裂縫探測部分的第一裂縫探測電路部分更準確地探測。可以探測在半導體晶片的任何層中的裂縫。從而，半導體晶片中的裂縫可以更準確地被探測，使得由於裂縫所致的故障可以被減少。

裂縫探測部分的示例性實施方式可以應用於各種類型的存儲器器件。

以上是示例性實施方式的說明並且不應解釋為它的限制。雖然已經描述了若干示例性實施方式，本領域技術人員將輕易理解到在不實質上背離本發明構思的新穎教導和優點的前提下，在示例性實施方式中的很多修改都是有可能的。於是，所有這些修改意在包括在如權利要求書所限定的本發明構思的範圍內。在權利要求中，裝置加功能語句意在覆蓋執行所陳述功能的在此描述的結構以及結構等價物和等價結構。因此，要理解的是，前面是各種示例性實施方式的說明，且不應解釋為限制於所公開的具體示例性實施方式，並且對所公開的示例性實施方式以及其他示例性實施方式的修改意在包括在所附權利要求書的範圍內。

本申請要求於2015年10月8日提交的美國臨時申請第62/238,903號和2015年11月27日在韓國知識產權局(kipo)提交的韓國專利申請第10-2015-0167248號的優先權，每個在先申請的全部內容通過引用結合於此。