一種用於內電路測試點的傳輸線的製作方法
2023-05-10 19:54:16 1
專利名稱：一種用於內電路測試點的傳輸線的製作方法
技術領域：
本發明涉及一種傳輸線，尤其涉及一種用於內電路測試點的傳輸線。
背景技術：
內電路測試(In-Circuit Test；ICT)是應用於印刷電路板(PrintedCircuit Board；PCB)製造過程中的測試操作，其使用針床式的內電路測試設備來接觸印刷電路板的電路節點以便測量元件的效能或參數，而可忽略是否有其它的元件連結至被測量的元件。
通過依序地測量每個元件來檢查元件是否有正確的參數值，例如電阻值、電容值等，以及就像大部分印刷電路板在製造過程中會出現的差錯，例如開路、短路或元件錯誤等，甚至是因靜電傷害而失效的集成電路(IntegratedCircuit；IC)也可利用內電路測試檢測出來。當然，內電路測試的本意並非是用來為印刷電路板做功能性的測試，然而，若針對於此做適當的電路總成，也可達到此要求。
內電路測試設備包括多個驅動器與多個探測器，驅動器與探測器通常為一對一搭配設置而用以執行電路檢測，顧名思義，驅動器提供電壓或電流以驅動電路上的節點使其致能至一特定的預期狀態，於此，驅動器具有相當高的能力方能驅動節點而可忽略且不影響該節點的周遭電路，而且驅動器必須具有相當低的阻抗才能夠趨動電路測量而不影響到驅動節點的自然的輸出狀態。另一方面，探測器用來做參數測量，如同其它的測量裝置，其必須具有非常高的阻抗才不致影響到被測量的電路。
然而，在印刷電路板中，為了增加量產時產品的可靠度與優良率，必須在電路的信號線上增加內電路測試點，如圖1所示，為現有的增加內電路測試點101在傳輸線102上的示意圖，內電路測試點101用以驗證是否存在著未預期的開路或短路。由於內電路測試點101具有電容性的低阻抗特性，因此，如果增加更多的內電路測試點101於傳輸線102上，勢必加深傳輸線阻抗不連續性的效應，進而在高速數字電路上產生明顯的信號反射現象。
目前並不能夠降低內電路測試點所造成的阻抗不連續性，因此有時為了不影響信號完整性(Signal Integrity)，必須將傳輸線上的內電路測試點移除，但是，對於被移除內電路測試點的信號線便不能驗證導線上是否存在著未預期的開路或短路。
發明內容
本發明所要解決的技術問題在於提供一種用於內電路測試點的傳輸線，本發明利用阻抗匹配的觀念，利用史密斯圖(Smith Chart)依據預期頻率來調整單根傳輸線最佳化的線長與線寬，以改變連接到內電路測試點的傳輸線部分線段的寬度，使其呈現電感性的高阻抗特性，達到頻率點的阻抗匹配，進而改善內電路測試點電容性的低阻抗特性所造成不連續的效應，並在不移除內電路測試點與不增加成本的條件下，改善信號反射損失。
為實現上述目的，本發明所提供了一種用於內電路測試點的傳輸線，該傳輸線設置於一印刷電路板上並且具有至少一內電路測試點，用以提供電路測量，該傳輸線在連接該內電路測試點的至少一側配置一第一線長與一第一線寬的至少一第一線段，該傳輸線位於該內電路測試點的至少一側的部分線段配置一第二線長與一第二線寬的至少一第二線段，該第二線段連接該內電路測試點與該第一線段。
本發明利用阻抗匹配的觀念以最佳化連接到內電路測試點的傳輸線部分線段的線長與線寬，使該部分線段呈現電感性的高阻抗特性，達到頻率點的阻抗匹配，進而改善內電路測試點電容性的低阻抗特性所造成不連續的效應。
以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。
圖1為現有的增加內電路測試點在傳輸線上的示意圖；圖2為本發明的改變傳輸線部份線長與線寬的示意圖；圖3為本發明的未補償測試點與補償後測試點的反射損失曲線圖；及圖4為本發明的未補償測試點與補償後測試點的眼圖。
其中，附圖標記101，201內電路測試點102傳輸線202第一線段203第二線段301補償後信號的反射損失曲線302未補償的傳輸線的信號的反射損失曲線401補償後信號的眼圖402未補償傳輸線的信號的眼圖具體實施方式
以下在實施方式中詳細敘述本發明的詳細特徵以及優點，其內容足以使任何本領域的技術人員了解本發明的技術內容並據以實施，且根據本說明書所揭露的內容、申請專利範圍及圖式，任何本領域的技術人員可輕易地理解本發明相關的目的及優點。
本發明是利用阻抗匹配的觀念，以改變傳輸線長度與寬度的方式，使連接到內電路測試點的傳輸線部分線段呈現電感性的高阻抗特性，達到頻率點的阻抗匹配，進而改善內電路測試點電容性的低阻抗特性所造成不連續的效應。
如圖2所示，為本發明的改變傳輸線202部分線長與線寬的示意圖，如圖所示，印刷電路板外層的傳輸線的第一線段202的第一線寬如同現有技術在圖1中所示傳輸線102的線寬，由於內電路測試點201的阻抗並不匹配於原先傳輸線102的線寬，因此改變內電路測試點201至少一端的第二線段203的傳輸線的線長與線寬，分別為第二線長與第二線寬，第二線段203再與原先的第一線段202連接，即對第二線段203取適當線長並縮小線寬來達到頻率點的阻抗匹配。根據本發明的實施例，利用史密斯圖(Smith Chart)依據預期頻率來調整單根傳輸線最佳化的線長與線寬，以達到阻抗匹配，例如，本發明一實施例中，訂定頻率為2.2GHz，若第一線寬為5密爾(mil；千分之一英寸)，利用史密斯圖則得到第二線段203的第二線長為90密爾及第二線寬為3.5密爾，而內電路測試點201兩端的第二線段203不用有對稱的長度。根據本發明的實施例，此內電路測試點201的阻抗匹配方式可同時適用於單端(Single-End)傳輸及差模(Differential Mode)傳輸電路。
補償電路的第二線段203的線寬需小於正常繞線的線寬，線寬越窄，阻抗越大，電感性越大。此外，補償線路的長度越長，電感性也越大，也即內電路測試點尺寸越大，阻抗越低，則需在選用更為細長的補償線路實現此匹配。基本上，選用工藝上最細的線寬可用最短的長度達成所需的匹配電感。否則就需要更長的線長來滿足所需的補償電感。
如圖3所示，為本發明的未補償測試點與補償後測試點的反射損失曲線圖，在內電路測試點的差模信號上使用史密斯圖得到頻率0~10GHz的傳輸線的線長與線寬，測量予以補償後信號的反射損失曲線301並與未補償的傳輸線的信號的反射損失曲線302作一比較，如圖所示，在低於10GHz的頻率下，各頻率的信號的反射損失都有所改善，尤其在2~5GHz時，反射損失約可減少7dB。
如圖4所示，為本發明的未補償測試點與補償後測試點的眼圖，在具有內電路測試點的差模信號上使用史密斯圖得到頻率3GHz的傳輸線的線長與線寬，測量予以補償後信號的眼圖401並與未補償傳輸線的信號的眼圖402作一比較，如圖所示，未補償傳輸線的信號的眼圖402較為嚴重。
當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的權利要求的保護範圍。
權利要求
1.一種用於內電路測試點的傳輸線，該傳輸線設置於一印刷電路板上並且具有至少一內電路測試點，用以提供電路測量，該傳輸線在連接該內電路測試點的至少一側配置一第一線長與一第一線寬的至少一第一線段，其特徵在於，該傳輸線位於該內電路測試點的至少一側的部分線段配置一第二線長與一第二線寬的至少一第二線段，該第二線段連接該內電路測試點與該第一線段。
2.根據權利要求1所述的用於內電路測試點的傳輸線，其特徵在於，該第二線寬小於該第一線寬。
3.根據權利要求1所述的用於內電路測試點的傳輸線，其特徵在於，該傳輸線用於一單端傳輸。
4.根據權利要求1所述的用於內電路測試點的傳輸線，其特徵在於，該傳輸線用於一差模傳輸。
5.根據權利要求1所述的用於內電路測試點的傳輸線，其特徵在於，該第二線長為90密爾並且該第二線寬為3.5密爾。
全文摘要
本發明公開了一種用於內電路測試點的傳輸線，該傳輸線設置於一印刷電路板上並且具有至少一內電路測試點，用以提供電路測量，該傳輸線在連接該內電路測試點的至少一側配置一第一線長與一第一線寬的至少一第一線段，該傳輸線位於該內電路測試點的至少一側的部分線段配置一第二線長與一第二線寬的至少一第二線段，該第二線段連接該內電路測試點與該第一線段。本發明利用阻抗匹配的觀念以最佳化連接到內電路測試點的傳輸線部分線段的線長與線寬，使該部分線段呈現電感性的高阻抗特性，達到頻率點的阻抗匹配，進而改善內電路測試點電容性的低阻抗特性所造成不連續的效應。
文檔編號G01R31/00GK101082638SQ20061008376
公開日2007年12月5日 申請日期2006年6月1日 優先權日2006年6月1日
發明者楊志明, 陳彥豪 申請人:英業達股份有限公司