存儲器件，電晶體，存儲單元，以及其製造方法
2023-05-11 12:59:21
專利名稱：存儲器件，電晶體，存儲單元，以及其製造方法
技術領域：
本發明涉及存儲器件，存儲單元，電晶體，以及製造這些使用SiC半導電材料的裝置的方法。
背景技術：
在製造半導體器件中，在低漏電流和高驅動電流之間一般存在折中。呈現高帶隙的半導電材料通常提供低的漏電流，相反，呈現低帶隙的半導電材料通常提供相對高的驅動電流。元素矽呈現約1.1電子伏(eV)的帶隙，其是提供可接受的驅動電流的相對低的帶隙。然而，在特定應用例如存儲器件中漏電流可能是一個問題。在存儲器件中，頻繁刷新可用來處理在這樣的器件中與作為半導電材料的元素矽相關的漏電流。
在試圖降低存儲器件中的刷新頻率的過程中，期望使用替換的呈現比元素矽高的帶隙的半導電材料。然而，需要小心的是避免引入不同半導電材料的集成問題。不同的半導電材料可能導致顯著的工藝變化和/或集成電路設計變化以適應不同電學特性和/或與器件中的其它材料的化學相互作用。除了存儲器件以外，其它裝置也可潛在地受益於當將較高帶隙半導電材料併入存儲器件中時所獲知的教訓。
發明內容
按照本發明的一個方面，存儲器件包括半導電襯底，在該襯底上方的存儲單元陣列，以及在襯底上方的包括存儲單元尋址電路和存儲單元讀取電路的外圍器件。各存儲單元中的至少一些包括包含SiC的半導電襯底的碳化部分(carbonated portion)。至少一些外圍器件不包括半導電襯底的任何碳化部分。
按照本發明的另一方面，存儲器件形成方法包括提供半導電襯底，形成包含SiC的半導電襯底的碳化部分，在襯底上方形成存儲單元陣列，以及在襯底上方形成包括存儲單元尋址電路和存儲單元讀取電路的外圍器件。各存儲單元中的至少一些包括碳化部分。至少一些外圍器件不包括碳化部分。
在本發明的另一方面中，電晶體包括半導電襯底，第一源/漏極，第二源/漏極，在第一和第二源/漏極之間的包括包含SiC的半導電襯底的碳化部分的溝道以及在操作上與該溝道的相對側相關聯的柵極。
在本發明的另一方面中，存儲單元包括半導電襯底，在該半導電襯底中的第一電晶體源/漏區域，在該半導電襯底中的第二電晶體源/漏區域，以及在第一和第二源/漏區域之間的不包含SiC的電晶體溝道。存儲節點結在第一源/漏區域上以及數字節點結在第二源/漏區域上。存儲節點結和/或數字節點結包括包含SiC的半導電襯底的碳化部分。
本發明的優選實施例參照下列附圖描述如下。
圖1是半導體襯底的頂視圖。
圖2是根據本發明的一個方面在最初工藝步驟的圖1所示的襯底的局部截面圖。
圖3是在接下來的工藝步驟的圖2襯底的局部截面圖。
圖4是根據本發明的替代方面在最初工藝步驟的圖1襯底的局部截面圖。
圖5是根據本發明的一個方面的包含SiC的電晶體的局部截面圖。
圖6和圖7是根據本發明的另一方面的包含SiC的電晶體的局部透視圖。
圖8和圖9是根據本發明的另一方面的包含SiC的電晶體的局部透視圖。
圖10是根據本發明的另一方面的包含SiC的電晶體的局部截面圖。
圖11是根據本發明的另一方面的包含SiC的電晶體的局部截面圖。
圖12是根據本發明的另一方面的包含SiC的電晶體的局部截面圖。
圖13是示出本發明的示範性應用的計算機的示意圖。
圖14是示出圖13計算機的主板的具體特徵的框圖。
圖15是根據本發明的示範性方面的電子系統的高級框圖。
圖16是根據本發明的一個方面的示範性存儲器件的簡化框圖。
具體實施例方式 碳化矽(SiC)構成一種用於電晶體和存儲器件的性能改善的有前景的材料。SiC，依賴於其特定形式，呈現與矽的1.1eV相比大於約3.0eV的帶隙。同樣，SiC產生非常低的本徵載流子濃度，其大約在16階量級、比矽的本徵載流子濃度低。電荷載流子的熱量產生直接對應於本徵載流子濃度。由此，在SiC襯底中的漏電流與矽襯底中的漏電流相比幾乎能被忽略。以前，金屬氧化物半導體(MOS)功率器件和其它專用應用使用SiC。然而，在製造高質量SiC襯底中的技術挑戰使得SiC對於商業應用例如邏輯電路和存儲器來說相當地昂貴。在SiC外延生長方面的近來常規的改進提升了在商業電晶體和存儲器件中考慮SiC用於襯底材料的可能性。即使如此，許多集成度問題是明顯的。
在本文件的上下文中，術語「半導體襯底」或「半導電襯底」被限定為表示任何包括半導電材料的結構，包括，但不局限於體半導電材料例如半導電晶片(單獨的或者是在其上包括其它材料的組裝形式)，和半導電材料層(單獨的或者是包括其它材料的組裝形式)。術語「襯底」是指任何支撐結構，包括，但不局限於上面描述的半導電襯底。
對於立方形(C)和六角形(H)的SiC晶體結構存在三種多型(polytype)，即3C-SiC，4H-SiC，和6H-SiC，其呈現出如表1示出的略有差異的物理和電學性質。4H-SiC和6H-SiC代表對於半導體器件最普遍使用的多型。
表1 如可以從表1認識到的，至少由於其非常低的漏電流、允許高溫操作的極好的散熱、以及承受高電場的能力，SiC提供比矽優越的襯底材料。在其中這些因素起支配作用的應用中，SiC襯底提供優於矽襯底的巨大益處。即使如此，至少由於SiC襯底的可用性的缺乏(至少部分地由於高製造成本)、不可接受的缺陷密度、以及差的載流子遷移率，併入SiC作為存儲器件和其它器件中的襯底材料沒有獲得多少進展。
在存儲器件的存儲器陣列區域內，與外圍器件區域相比，差的載流子遷移率的重要性較小。也就是說，在存儲器陣列區域內的主要因素是漏電流(尤其是在結處)，以及在次要程度上是器件速度。相反，在外圍器件區域中，主要因素是器件速度，以及在次要程度上是漏電流。在存儲器陣列區域中，漏電流至少部分地決定在存儲器陣列中的器件的刷新之間的時間推移。因此，可通過提高每一刷新之間的時間來獲得性能增強。
這裡描述的本發明的該多個方面利用與矽相比SiC的明顯不同的特性以前所未知的方式將SiC併入到電晶體和存儲器件中。根據本發明的一個方面，存儲器件包括半導電襯底，在該襯底上方的存儲單元陣列，以及在襯底上方的包括存儲單元尋址電路和存儲單元讀取電路的外圍器件。獨立存儲單元中的至少一些包括包含SiC的半導電襯底的碳化部分。至少一些外圍器件不包括任何半導電襯底的碳化部分。
圖1示出具有存儲器陣列區域16和環繞存儲器陣列區域16的外圍器件區域18的襯底10的頂視圖。儘管在圖1中，外圍器件區域18位於襯底10的外圍周圍，但是術語「外圍器件」主要是指這種器件的功能而不是僅僅指它的位置。常規地，包含存儲單元的存儲器件的「存儲器陣列」部分位於支撐存儲器件的襯底例如襯底10上的中央。於是，在其它器件中包括存儲單元尋址電路和存儲單元讀取電路的「外圍器件」，位於中心存儲器陣列周圍的外圍中。然而，存儲器陣列區域和外圍器件區域的交替定位是可想像的並由這裡描述的本發明的方面所包括。
在本發明的該方面中，包括在獨立存儲單元的至少一些中的包含SiC的半導電襯底的碳化部分可以被併入存儲器件的很多種設計中。優選地，在陣列中的獨立存儲單元的每一個中的至少一個部件包括其中一個碳化部分。還優選地，外圍器件中沒有一個包括其中一個碳化部分。即使如此，當這樣的優選優化性能增強的機會時，其它不太優選的構造也由本發明的該方面所包括並且還可以通過將SiC併入半導電材料中來獲得一些可用的優勢。
在大多數可被選擇為包含SiC的部件中，碳化部分可以被導電摻雜。半導電襯底還可具有多種構造和成分。例如，半導電襯底可包括單晶矽。半導電襯底可包括外延矽。半導電襯底可以是體矽晶片的一部分或可以是絕緣體上半導體(SOI)構造的一部分。
如果給出用於將SiC併入到存儲器件中的該多個機會，那麼可以想到多個方法來完成這種併入。基本上，SiC可併入到提供可實現這裡描述的優勢中的至少一個的常規存儲器件中的任何半導電襯底中。在SiC外延生長方面的近來常規的改進提出了用於將SiC併入到半導電襯底中的有前景的方法。碳離子注入和/或氣體擴散到半導電襯底中，以及其它已知方法，提供了用於將SiC併入到半導電襯底中的替換方法。
四乙基矽烷(Tetraethyl silane)((TES)；8i(C2H5)4)構成一個合適的SiC外延生長的前體。TES在室溫下是液體並容易結合到常規的互補金屬氧化物半導體(CMOS)工藝流程中。在矽中從約0.2到約2.5原子％的碳的碳濃度可適於獲得有利的SiC的特性。優選地，在矽中提供從約0.5到約1.5原子％的碳。
根據本發明的另一方面，存儲器件形成方法包括提供半導電襯底，形成包含SiC的半導電襯底的碳化部分，在襯底上方形成存儲單元陣列，以及在襯底上方形成包括存儲單元尋址電路和存儲單元讀取電路的外圍器件。獨立存儲單元中的至少一些包括碳化部分。至少一些外圍器件不包括碳化部分。
形成碳化部分可包括在半導電襯底的存儲器陣列區域和外圍器件區域上方形成掩蔽層，從存儲器陣列區域上方去除該掩蔽層，以及形成與存儲器陣列區域接觸的SiC層。該方法包括不形成與外圍器件接觸的SiC層以及從外圍器件區域上方去除掩蔽層。
圖2示出包括存儲器陣列區域16和外圍器件區域18的來自圖1的襯底10的局部截面圖。隔離12形成在襯底10中並且掩模14形成在隔離12和外圍器件區域18的上方，目的是防止形成與外圍器件區域18接觸的SiC層。作為替換，掩模14可專門地形成在外圍器件區域18上方並且還提供防止形成與外圍器件區域18接觸的SiC層的目的。氮化矽構成用於適合的掩模14的一種可能性。
形成掩模14之後，例如圖3所示的SiC層8可形成為與存儲器陣列區域16接觸，但不與外圍器件區域18接觸。SiC層8與相應區域的選擇性接觸可通過在存儲器陣列區域16上選擇性生長和/或沉積SiC層8或者利用將SiC層8與外圍器件區域18的接觸分開的掩模14在襯底10上方非選擇性地形成SiC層8來完成。在圖3中SiC層8被示為在存儲器陣列區域16上的添加材料。然而，SiC層8可代替地例如通過離子注入和/或氣體擴散碳形成在襯底10內。在這種情況下，當SiC層8的添加材料增加襯底10的原始高度水平時，襯底10的高度水平可以不如同它在圖3中那樣增加。從隔離12和外圍器件區域18上方去除掩模14以及SiC層8的任何部分提供了圖3所示的結構。
作為替換方法，形成碳化部分可包括形成與半導電襯底的存儲器陣列區域和外圍器件區域接觸的SiC層，從外圍器件區域上方去除SiC層，以及在存儲器陣列區域的至少一部分上保留SiC層。圖4示出圖1中的襯底10的局部截面圖，且SiC層8形成在存儲器陣列區域16和外圍器件區域18上方。SiC層8沒有被示出形成在隔離12上方，然而，依賴於形成SiC層8所選擇的特定方法，SiC層8可以形成在其上。從外圍器件區域18上方去除SiC層8產生圖3所示的結構。正如可從這裡併入SiC的特定器件的例子認識到的，替換方法可用來將SiC併入這樣的器件中。
在半導電襯底上方包括存儲單元陣列和外圍器件的存儲器件中，獨立存儲單元中的至少一些可在半導電襯底中包含平坦的SiC層。獨立存儲單元可包含電晶體，其包括在第一源/漏極、第二源/漏極、以及第一與第二源/漏極之間的溝道中的SiC層。圖5示出可包括在存儲單元陣列中的電晶體20的所選部件的局部截面圖。電晶體20包括作為襯底10的一部分的SiC層22，源/漏區域28，和源/漏區域30以及在源/漏區域28、30之間的溝道29。柵電介質24形成在溝道29上方並且柵極26形成在柵電介質24上方。正如可以認識到的，襯底10的SiC層22包括在源/漏區域28，源/漏區域30，和溝道29中。電晶體20還包括形成在源/漏區域28內的存儲節點結32和形成在源/漏區域30內的數字節點結34。顯然，存儲/數字節點結32和34包括源/漏區域28和30的SiC層22。
在本發明的另一方面中，隨機存取存儲器件包括矽襯底，在該襯底上方的存儲單元陣列，以及在該襯底上方的包括存儲單元尋址電路和存儲單元讀取電路的外圍器件。獨立存儲單元的每一個包括在半導電襯底中的導電摻雜的平坦SiC層並且包括在第一源/漏極，第二源/漏極，以及在第一與第二源/漏極之間的溝道中包含SiC層的電晶體。外圍器件中沒有一個包括半導電襯底中的任何SiC層。
在本發明的另一方面中，電晶體包括半導電襯底，第一源/漏極，第二源/漏極，在第一和第二源/漏極之間的包括包含SiC的半導電襯底的碳化部分的溝道以及在操作上與該溝道的相對側相關聯的柵極。SiC被唯一提供在電晶體的溝道內，與在操作上跟溝道的單側相關聯的柵極相比，該電晶體具有在操作上與該溝道的相對側相關聯的柵極。與柵極位於溝道的單側上的電晶體相比，SiC給這樣的結構賦予了特殊的優點。
所謂的「3維」(3D)器件，例如FinFET和垂直電晶體，可以是柵極位於其溝道的相對側上的電晶體的例子。因此，本發明的該方面的電晶體可包括垂直電晶體並且溝道在高度上位於第一源/漏極上方以及第二源/漏極在高度上位於溝道上方。該電晶體還可包括橫向電晶體並且第一源/漏極、第二源/漏極、柵極、以及穿過溝道的電流路徑中的每一個的某一部分共享一個公共高度水平。
該電晶體還可包括在柵極和溝道之間的柵電介質。溝道的SiC可位於最接近與柵電介質的界面的溝道外圍內且不位於至少部分地被SiC環繞的溝道核心(channel core)之內。該溝道核心可從第一源/漏極延伸到第二源/漏極。SiC可具有從約50到約100埃的厚度。該電晶體可被包括在存儲器件中，例如具有如上所述的不包括任何半導電襯底的碳化部分的外圍器件的存儲器件。
圖6和7示出以鰭形溝道為特徵的可被本領域普通技術人員稱為「FinFET」的3D電晶體的透視圖。3D電晶體40包括源極42，漏極46以及從源極42延伸到漏極46的溝道48。在溝道48上方的柵極44可被看作是在操作上與溝道48的相對側相關聯。值得注意的是，為了說明的目的，圖6和7僅示出3D電晶體的所選部件並故意省去了其它部件，例如下面的半導電襯底，絕緣層，擴散區域等。而且，圖6和7僅是3D電晶體的示例並且本領域技術人員已知的多種3D電晶體可有助於將SiC結合到這樣的器件的溝道中。可以理解，3D電晶體40可形成在半導電襯底上，以便它包括橫向電晶體，並且在3D電晶體40操作時，電流路徑可穿過溝道48形成。源極42，漏極46，柵極44和穿過溝道48的電流路徑中的每一個的某一部分可共享一個公共高度水平。
另外，圖7示出了圖6的3D電晶體40並且源極42被去除以揭示下面結構的細節。具體地，3D電晶體40包括位於柵極44和溝道48之間的柵電介質52。SiC材料50被提供在最接近與柵電介質52的界面的溝道外圍內，且不位於至少部分地由SiC材料50包圍的溝道核心內。該溝道核心從源極42延伸到漏極46。
與將SiC併入矽襯底相關聯的一個難點是在SiC和Si之間的界面處的潛在應力和不兼容性可能產生缺陷及由此的漏電流。當缺陷(如果有的話)是在源/漏耗盡區域中時，這樣的洩漏變得尤其顯著。正如本領域技術人員已知的，在3D電晶體40中，源/漏耗盡區域可以位於溝道48與源極42和漏極46的界面周圍。在圖7中去除了源極42的情況下，其中源耗盡區域可以形成的溝道48的該部分被清楚地顯示出來。如本領域技術人員進一步已知的，源耗盡區域的一部分可從溝道48/源極42界面延伸到溝道48中至由任何施加的偏壓所決定的距離。源耗盡區域的另一部分可從溝道48/源極42界面延伸到源極42中至也由任何施加的偏壓所決定的距離。常規地，對於從約200到約1600埃的總深度來說，耗盡區域在溝道48和源極42中延伸了從約100到約800埃。
不管怎樣，耗盡區域可以離在外圍SiC材料50和不包含SiC的溝道48的溝道核心之間的界面處的大多數缺陷(如果有的話)足夠遠，以使產生的任何缺陷可以是不太重要的。源極42或者漏極46附近的溝道48的任一端處的外圍SiC材料50的一小部分可在耗盡區域內。然而，沿源極42和漏極46之間的溝道48的長度延伸的外圍SiC材料50的本體有利地不在耗盡區域內。因此，即使在併入SiC在SiC/Si界面產生缺陷的情況下，仍可以藉助圖6和7示出的結構來提供包含SiC的溝道的益處。
圖8和9示出垂直取向替代橫向取向的3D電晶體60的透視圖。如同上面關於3D電晶體40所討論的，為了說明的目的，圖8和9僅包括典型3D電晶體的所選部件。例如，3D電晶體60的整個構造不必是如圖8和9所示的圓柱形的。另外，諸如源/漏極和溝道的所選部件可以是被限定在下面的半導電襯底內的集成部件而不是如所示的分立部件。3D電晶體60包括在高度上位於漏極66上方的溝道68和在高度上位於溝道68上方的源極62。柵極64在操作上與溝道68的相對側相關聯。在圖9中，去除了源極62以揭示溝道68的具體結構。
與3D電晶體40的溝道48的相似性是明顯的。例如，柵電介質72被提供在柵極64和溝道68之間。SiC材料70位於最接近柵電介質72和溝道68之間的界面的溝道68的外圍內。SiC材料70不位於至少部分地由SiC材料70包圍的溝道68的核心內。該溝道核心從源極62延伸到漏極66。另外，SiC材料70的本體不具有源/漏耗盡區域。
圖6-9的3D電晶體40和60可根據任何用於這種目的的已知常規方法來產生和/或修改，除了SiC可被包括在與這裡描述的方法相一致的這類器件的溝道中之外。除了指明的改變以外，幾乎沒有多少常規製造方法的修改被期望來適應SiC的併入。
在本發明的另一方面中，電晶體包括半導電襯底，第一源/漏極，第二源/漏極，以及被凹進到第一與第二源/漏極之間的半導電襯底中的柵極。包括包含SiC的半導電襯底的碳化部分的溝道在操作上與柵極的相對側相關聯。藉助實例，柵電介質可位於柵極與溝道之間並且該溝道的SiC位於最接近與柵電介質的界面的溝道外圍內。SiC可具有從約50到約100埃的厚度。
圖12示出可包括在存儲單元內的電晶體120。電晶體120包括作為半導體襯底122的一部分的SiC層130和形成在襯底122內的源/漏區域128。柵電介質124形成在SiC層130的上方並且柵極126形成在柵電介質124的上方。由於柵極126位於在襯底122中形成的凹進內，因此該柵極126被稱為「凹進柵極」。電晶體溝道在源/漏區域128之間延伸通過襯底122並且包括SiC層130。SiC層130還被包括在源/漏區域128中。具有凹進柵極126的電晶體120代表了具有包含SiC的、在操作上與柵極的相對側相關聯的溝道的結構的一個例子。
凹進柵極器件的一個益處是對於給定的特徵區域其提供更長的柵極長度。在相同特徵區域內的典型的平面柵極可具有短得多的柵極長度。常規地，電晶體常常與柵電介質一起形成在呈現晶向的單晶矽表面上。如本領域技術人員已知的，在矽上形成柵電介質減少了電晶體的界面電荷密度。利用凹進柵極，只有正好與面平行的凹進壁的一小部分具有取向。代替地，依賴於它們的形狀，這些凹進壁可以是和其它取向。因此，對於凹進柵極器件可能導致增加的界面電荷密度。幸運的是，由於這裡描述的SiC材料特性，根據本發明的該方面的包含SiC的溝道可有利地減少以另外方式增加的界面電荷密度。
在本發明的另一方面中，存儲單元包括半導電襯底，在半導電襯底中的第一電晶體源/漏區域，在半導電襯底中的第二電晶體源/漏區域，以及在第一和第二源/漏區域之間的不包含SiC的電晶體溝道。存儲節點結在第一源/漏區域上以及數字節點結在第二源/漏區域上。存儲節點結和/或數字節點結包括包含SiC的半導電襯底的碳化部分。藉助實例，如果存儲節點結包含SiC，那麼該SiC具有從約200到約500埃的厚度。如果數字節點結包含SiC，那麼該SiC具有從約50到約150埃的厚度。包含SiC的存儲和/或數字節點結可在相應源/漏區域的外延矽上。外延矽可以在高度上位於溝道上方，如在凸起的(raised)源/漏構造或其它構造中。
圖10示出可以被包括在存儲單元內的電晶體80。電晶體80包括半導電襯底78，形成在襯底78內的源/漏區域88，形成在襯底78內的源/漏區域90，以及在源/漏區域88和90之間的不包含SiC的電晶體溝道89。存儲節點結94在源/漏區域90上並且數字節點結94在源/漏區域88上。特別地，存儲節點結92包括也在源/漏區域90內的SiC層82。數字節點結94包括在源/漏區域88內的SiC層83。如由SiC層82和SiC層83的厚度的相對比較所示的，存儲節點結92的SiC具有比數字節點結94的SiC大的厚度。對於與數字節點相比在存儲節點處的較深的結，這樣的厚度差適應一般優選。柵電介質84形成在溝道89的上方並且柵極86形成在柵介電層84的上方。
圖11示出了可以被包含在存儲單元內並包括與上面關於圖10中的電晶體80討論的那些相似的特徵的電晶體100，並且類似的參考數字表示類似的部件。電晶體100包括凸起的源/漏極96，其包括在其中包含SiC的存儲/數字節點結98。隔離物102將凸起的源/漏極96與柵極86分開。用於電晶體的特定常規構造通過矽的外延生長將凸起的源/漏極設置到在溝道上方的高度水平。給出了SiC的外延生長技術方面的近來的進展，這樣的外延生長能與矽的外延生長相結合用於凸起的源/漏極。一旦達到外延矽的期望高度就可以改變生長工藝的工藝條件，以便另外的生長在凸起的源/漏極中提供SiC。
正如從這裡的討論可以認識到的，在存儲/數字節點結中提供SiC以減小結洩漏的有益方面還可應用於在包含SiC的溝道的相對側上具有柵極的電晶體，例如3D電晶體。相似地，包含SiC的存儲/數字節點結可被包括在具有包括半導電襯底的碳化部分的存儲單元陣列和不包括任何半導電襯底的碳化部分的外圍器件的存儲器件中。
依賴於本領域技術人員已知的用於將SiC併入存儲/數字節點結中的工藝條件和方法，在源/漏區域中的SiC和Si之間的界面處可能引入缺陷。因此，這樣添加的缺陷的缺點可能潛在地超過在存儲/數字節點結中降低結洩漏的任何優點。同樣，不能利用可利用包含SiC的溝道獲得的性能增強的構造是不太期望的。雖然如此，在這裡提供了由本發明的多個方面所包含的這樣的實施例。
在節點結中提供SiC的可能的缺點包括增加的缺陷密度、較高的漏電流，如果缺陷不被控制的話，以及由於集成SiC導致的一些添加的處理複雜性。然而，可能的優勢包括降低的結洩漏，如果缺陷被控制和/或其位置被優化的話，以及由於在SiC中存在碳的情況下較低的摻雜劑擴散而形成的較淺的結深度。淺結深度是源/漏區域中高度期望的改善以控制子閾值洩漏。
在溝道中提供SiC的可能的優點包括漏電流減小，大大降低的漏極引發勢壘降低(drain-induced barrier lowering)(DIBL)，高偏壓老化條件(高溫度，高電場)的容限，降低低功率DRAM的閾值電壓的能力，以及存取器件的進一步縮放比例(scaling)。如本領域技術人員已知的，DIBL指的是源極注入勢壘相對於增加的漏極偏壓的降低，並且是不期望有的，引起更大的洩漏。包含SiC的溝道能通過降低源極注入勢壘對漏極偏壓的依賴來降低DIBL。即使在高漏極偏壓下，當與缺少SiC的溝道明顯地相比時，源極注入勢壘沒有被降低。
降低漏電流可提供多種好處，其中之一包括允許閾值電壓(Vt)和柵-源電壓(Vgs)被降低用於低功率應用，包括DRAM。正如本領域技術人員已知的，降低Vt和Vgs以降低功率消耗的努力受到高漏電流的限制。因此，如果可以通過使用本發明的方面的包含SiC的溝道來降低漏電流，那麼Vt和Vgs可被降低用於低功率DRAM。
圖13藉助實例而不是藉助限制總體上示出了根據本發明的方面的計算機系統400的實施例。計算機系統400包括監視器401或者其它通信輸出裝置，鍵盤402或者其它通信輸入裝置，以及主板404。主板404能承載微處理器406或其它數據處理單元，以及至少一個存儲器件408。存儲器件408可包括上面描述的本發明的多個方面。存儲器件408可包括存儲單元陣列，並且這樣的陣列可與用於訪問該陣列中的獨立存儲單元的尋址電路耦接。另外，存儲單元陣列可耦接到用於從存儲單元讀取數據的讀取電路。尋址和讀取電路可用來在存儲器件408和處理器406之間傳遞信息。這在圖14示出的主板404的框圖中被示出。在這樣的框圖中，尋址電路被示為410以及讀取電路被示為412。
在本發明的特定方面中，存儲器件408可對應於存儲模塊。例如，單列直插存儲模塊(SIMM)和雙列直插存儲模塊(DIMM)可用在利用本發明的教導的實施方式中。存儲器件可併入到提供讀取和寫入該器件的存儲單元的不同方法的多種設計中的任何一種中。一個這樣的方法是頁面模式操作。DRAM中的頁面模式操作由訪問存儲單元陣列的行和隨機訪問陣列的不同的列的方法限定。存儲在行與列交叉點的數據可在該列被訪問的同時被讀取和輸出。
器件的替換類型是擴展數據輸出(EDO)存儲器，其允許在尋址列被關閉後存儲在存儲器陣列地址處的數據可用作輸出。該存儲器能夠通過在不減少存儲器輸出數據在存儲器總線上可用的時間的情形下允許較短的訪問信號來增加一些通信速度。器件的其它替代類型包括SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM，以及例如SRAM或快閃記憶體的其它類型。
圖15示出本發明的示例性電子系統700的多個實施例的高級組織的簡化框圖。系統700可對應於例如計算機系統，處理控制系統，或任何其它採用處理器及相關聯的存儲器的系統。電子系統700具有功能性元件，包括處理器或算術/邏輯單元(ALU)702，控制單元704，存儲器件單元706和輸入/輸出(I/O)裝置708。通常，電子系統700具有原生指令集，其規定了由處理器702對數據執行的操作以及其他在處理器702、存儲器件單元706和I/O裝置708之間的相互作用。控制單元704藉助通過使指令從存儲器件706中取出並被執行的一組操作連續地循環來協調處理器702、存儲器件706和I/O裝置708的所有操作。在多個實施例中，存儲器件706包括但不局限於隨機存取存儲器(RAM)器件，只讀存儲器(ROM)器件，以及例如軟盤驅動和光碟CD-ROM驅動的外圍器件。本領域技術人員在閱讀和理解本公開時將明白，根據本發明的多個方面能夠製造所示出的電部件中的任何一個以包括DRAM單元。
圖16是示例性電子系統800的多個實施例的高級組織的簡化框圖。系統800包括具有存儲單元陣列804，尋址解碼器806，行存取電路808，列存取電路810，用於控制操作的讀/寫控制電路812，以及輸入/輸出電路814的存儲器件802。存儲器件802進一步包括功率電路816，和傳感器820，例如用於確定存儲單元是在低閾值導通狀態還是在高閾值非導通狀態的電流傳感器。所示出的功率電路816包括電源電路880，用於提供參考電壓的電路882，用於為第一字線提供脈衝的電路884，用於為第二字線提供脈衝的電路886，以及用於為位線提供脈衝的電路888。該系統800還包括處理器822，或用於存儲器存取的存儲器控制器。
存儲器件802經由布線或金屬化線從處理器822接收控制信號824。存儲器件802用來存儲經由I/O線被存取的數據。本領域技術人員能夠理解，可以提供另外的電路和控制信號，並且存儲器件802被簡化以有助於集中在本發明。處理器822或存儲器件802中的至少一個可包括先前這裡所描述的類型的存儲器件中的電容器結構。
本公開的多個示出的系統旨在提供對用於本發明的電路和結構的多種應用的一般理解，並且不旨在用作使用根據本發明的方面的存儲單元的電子系統的所有元件和特徵的完整描述。本領域技術人員將理解，為了減少處理器與存儲器件之間的通信時間，該多個電子系統可製造在單個封裝的處理單元中，或甚至在單個半導體晶片上。
存儲單元的應用可包括用於存儲模塊、器件驅動器、功率模塊、通信數據機、處理器模塊、以及專用模塊的電子系統，並且可包括多層、多晶片模塊。這樣的電路還可以是多個電子系統的子部件，例如時鐘，電視，蜂窩電話，個人電腦，汽車，工業控制系統，航空器，以及其它子部件。
依照法令，利用差不多詳盡的語言關於結構和方法的特徵描述了本發明。然而，應當理解，本發明不局限於所示和所描述的特定特徵，因為這裡公開的手段包括實施本發明的優選形式。因此在
適當闡明的所附權利要求的適當範圍內，本發明以任何其形式或修改被要求。
權利要求
1、一種存儲器件，包含
半導電襯底；
在襯底上方的存儲單元陣列，獨立存儲單元中的至少一些包括包含SiC的半導電襯底的碳化部分；以及
在襯底上方的包括存儲單元尋址電路和存儲單元讀取電路的外圍器件，至少一些外圍器件不包括任何半導電襯底的碳化部分。
2、權利要求1的器件，其中碳化部分被導電摻雜。
3、權利要求1的器件，其中獨立存儲單元的每一個中的至少一個部件包括其中一個碳化部分。
4、權利要求1的器件，其中外圍器件中沒有一個包括其中一個碳化部件。
5、權利要求1的器件，其中半導電襯底包括單晶矽。
6、權利要求1的器件，其中半導電襯底包括外延矽。
7、權利要求1的器件，其中獨立存儲單元中的至少一些包含半導電襯底中的平坦SiC層以及在第一源/漏極、第二源/漏極、和第一與第二源/漏極之間的溝道中包括該SiC層的電晶體。
8、權利要求1的器件，其中獨立存儲單元中的至少一些包含電晶體，其包括
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間包含其中一個碳化部分的溝道；以及
在操作上與該溝道的相對側相關聯的柵極。
9、權利要求8的器件，其中所述電晶體包含溝道在高度上位於第一源/漏極上方以及第二源/漏極在高度上位於溝道上方的垂直電晶體。
10、權利要求8的器件，其中所述電晶體包含第一源/漏極、第二源/漏極、柵極、和通過溝道的電流路徑中的每一個的某一部分共享一個公共高度水平的橫向電晶體。
11、權利要求8的器件，進一步包含在柵極和溝道之間的柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內並且不位於至少部分地由SiC包圍的溝道核心內，該溝道核心從第一源/漏極延伸到第二源/漏極。
12、權利要求1的器件，其中獨立存儲單元中的至少一些包含電晶體，其包括
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間凹進到半導電襯底中的柵極；以及
在操作上與柵極的相對側相關聯的包含其中一個碳化部分的溝道。
13、權利要求1的器件，其中獨立存儲單元中的至少一些包含
在半導電襯底中的第一電晶體源/漏區域；
在半導電襯底中的第二電晶體源/漏區域；
在第一和第二源/漏區域之間不包含SiC的電晶體溝道；以及
在第一源/漏區域上的存儲節點結和在第二源/漏區域上的數字節點結，該存儲節點結和/或數字節點結包括其中一個碳化部分。
14、權利要求13的器件，其中如果存儲節點結包含碳化部分，那麼SiC具有從約200到約500埃的厚度，以及如果數字節點結包含碳化部分，那麼SiC具有從約50到約150埃的厚度。
15、權利要求13的器件，其中包含碳化部分的存儲和/或數字節點結在相應源/漏區域的外延矽上，該外延矽在高度上位於溝道上方。
16、由DRAM、SRAM、或快閃記憶體所包括的權利要求1的器件。
17、一種隨機存取存儲器件，包含
矽襯底；
在襯底上方的存儲單元陣列，獨立存儲單元中的每一個包括在半導電襯底中的導電摻雜的平坦SiC層以及包括電晶體，該電晶體在第一源/漏極、第二源/漏極、以及在第一與第二源/漏極之間的溝道中包括該SiC層；以及
包括在襯底上方的存儲單元尋址電路和存儲單元讀取電路的外圍器件，所述外圍器件中沒有一個包括半導電襯底中的任何SiC層。
18、權利要求17的器件，其中半導電襯底包括單晶矽。
19、權利要求17的器件，其中半導電襯底包括外延矽。
20、一種電晶體，包含
半導電襯底；
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間包括包含SiC的半導電襯底的碳化部分的溝道；以及
在操作上與溝道的相對側相關聯的柵極。
21、權利要求20的電晶體，其中所述電晶體包含溝道在高度上位於第一源/漏極上方以及第二源/漏極在高度上位於溝道上方的垂直電晶體。
22、權利要求20的電晶體，其中所述電晶體包含第一源/漏極、第二源/漏極、柵極、和通過溝道的電流路徑中的每一個的某一部分共享一個公共高度水平的橫向電晶體。
23、權利要求20的電晶體，進一步包含在柵極和溝道之間的柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內並且不位於至少部分地由SiC包圍的溝道核心內，該溝道核心從第一源/漏極延伸到第二源/漏極。
24、權利要求23的電晶體，其中SiC具有從約50到約100埃的厚度。
25、由存儲器件所包括的權利要求20的電晶體。
26、由DRAM、SRAM、或快閃記憶體所包括的權利要求25的電晶體。
27、一種電晶體，包含
半導電襯底；
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間凹進到半導電襯底中的柵極；以及
在操作上與柵極的相對側相關聯的包括包含SiC的半導電襯底的碳化部分的溝道。
28、權利要求27的電晶體，進一步包括在柵極和溝道之間的柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內。
29、權利要求28的電晶體，其中SiC具有從約50到約100埃的厚度。
30、由存儲器件所包括的權利要求27的電晶體。
31、由DRAM、SRAM、或快閃記憶體所包括的權利要求30的電晶體。
32、一種存儲單元，包含
半導電襯底；
在半導電襯底中的第一電晶體源/漏區域；
在半導電襯底中的第二電晶體源/漏區域；
在第一和第二源/漏區域之間不包含SiC的電晶體溝道；以及
在第一源/漏區域上的存儲節點結和在第二源/漏區域上的數字節點結，該存儲節點結和/或數字節點結包括包含SiC的半導電襯底的碳化部分。
33、權利要求32的單元，其中如果存儲節點結包含SiC，那麼SiC具有從約200到約500埃的厚度，並且如果數字節點結包含SiC，那麼SiC具有從約50到約150埃的厚度。
34、權利要求32的單元，其中包含SiC的存儲和/或數字節點結在相應源/漏區域的外延矽上，該外延矽在高度上位於溝道上方。
35、由DRAM、SRAM、或快閃記憶體所包括的權利要求32的單元。
36、一種存儲器件形成方法，包含
提供半導電襯底；
形成包含SiC的半導電襯底的碳化部分；
在襯底上方形成存儲單元陣列，獨立存儲單元中的至少一些包括所述碳化部分；以及
在襯底上方形成包括存儲單元尋址電路和存儲單元讀取電路的外圍器件，至少一些外圍器件不包括所述碳化部分。
37、權利要求36的方法，進一步包含導電摻雜所述碳化部分。
38、權利要求36的方法，其中形成碳化部分包含
在半導電襯底的存儲器陣列區域和外圍器件區域的上方形成掩蔽層；
從存儲器陣列區域上方去除掩蔽層；
形成與存儲器陣列區域接觸但不與外圍器件區域接觸的SiC層；以及
從外圍器件區域上方去除掩蔽層。
39、權利要求38的方法，其中掩蔽層包含氮化矽。
40、權利要求36的方法，其中形成碳化部分包括
形成與半導電襯底的存儲器陣列區域及外圍器件區域接觸的SiC層；以及
從外圍器件區域上方去除SiC層並在存儲器陣列區域的至少一部分上保留SiC層。
41、權利要求36的方法，其中形成碳化部分包含在半導電襯底上的SiC外延生長。
42、權利要求38的方法，其中形成碳化部分包含將碳離子注入和/或氣體擴散到半導電襯底中。
43、權利要求36的方法，其中獨立存儲單元的每一個中的至少一個部件包括其中一個碳化部分。
44、權利要求36的方法，其中外圍器件中沒有一個包括其中一個碳化部分。
45、權利要求36的方法，其中半導電襯底包含單晶矽。
46、權利要求36的方法，其中半導電襯底包含外延矽。
47、權利要求36的方法，其中形成獨立存儲單元中的至少一些包含形成在半導電襯底中的平坦SiC層和在第一源/漏極、第二源/漏極、以及在第一與第二源/漏極之間的溝道中包括該SiC層的電晶體。
48、權利要求36的方法，其中形成獨立存儲單元中的至少一些包含形成電晶體以包括
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間包含其中一個碳化部分的溝道；以及
在操作上與溝道的相對側相關聯的柵極。
49、權利要求48的方法，其中形成電晶體包含形成溝道在高度上位於第一源/漏極上方以及第二源/漏極在高度上位於溝道上方的垂直電晶體。
50、權利要求48的方法，其中形成電晶體包含形成第一源/漏極、第二源/漏極、柵極、和通過溝道的電流路徑中的每一個的某一部分共享一個公共高度水平的橫向電晶體。
51、權利要求48的方法，進一步包含在柵極和溝道之間形成柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內並且不位於至少部分地由SiC包圍的溝道核心內，該溝道核心從第一源/漏極延伸到第二源/漏極。
52、權利要求36的方法，其中形成獨立存儲單元中的至少一些包含形成電晶體以包括
第一源/漏極；
第二源/漏極；
在第一和第二源/漏極之間凹進到半導電襯底中的柵極；以及
在操作上與柵極的相對側相關聯的包含其中一個碳化部分的溝道。
53、權利要求36的方法，其中形成獨立存儲單元中的至少一些包括
在半導電襯底中形成第一電晶體源/漏區域；
在半導電襯底中形成第二電晶體源/漏區域；
在第一和第二源/漏區域之間形成不包含SiC的電晶體溝道；以及
形成在第一源/漏區域上的存儲節點結和在第二源/漏區域上的數字節點結，該存儲節點結和/或數字節點結包括其中一個碳化部分。
54、權利要求53的方法，其中如果存儲節點結包含碳化部分，那麼SiC被形成為從約200到約500埃的厚度，並且如果數字節點結包含碳化部分，那麼SiC被形成為從約50到約150埃的厚度。
55、權利要求53的方法，其中包含SiC半導電襯底的存儲和/或數字節點結形成在相應源/漏區域的外延矽上，該外延矽在高度上位於溝道上方。
56、權利要求36的方法，包含形成在DRAM、SRAM、或快閃記憶體中的存儲器件。
57、一種隨機存取存儲器件形成方法，包含
提供矽襯底；
在半導電襯底中形成導電摻雜的平坦SiC層；
在襯底上方形成存儲單元陣列，獨立存儲單元中的每一個包含包括在第一源/漏極、第二源/漏極、以及在第一和第二源/漏極之間的溝道中的SiC層的電晶體；以及
在襯底上方形成包括存儲單元尋址電路和存儲單元讀取電路的外圍器件，外圍器件中沒有一個包括半導電襯底中的任何SiC層。
58、權利要求57的方法，其中半導電襯底包含單晶矽。
59、權利要求57的方法，其中半導電襯底包含外延矽。
60、一種電晶體形成方法，包含
提供半導電襯底；
形成第一源/漏極；
形成第二源/漏極；
在第一和第二源/漏極之間形成包括包含SiC的半導電襯底的碳化部分的溝道；以及
形成在操作上與溝道的相對側相關聯的柵極。
61、權利要求60的方法，其中形成電晶體包含形成溝道在高度上位於第一源/漏極上方以及第二源/漏極在高度上位於溝道上方的垂直電晶體。
62、權利要求60的方法，其中形成電晶體包含形成第一源/漏極、第二源/漏極、柵極、和通過溝道的電流路徑中的每一個的某一部分共享一個公共高度水平的橫向電晶體。
63、權利要求60的方法，進一步包含在柵極和溝道之間形成柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內並且不位於至少部分地由SiC包圍的溝道核心內，該溝道核心從第一源/漏極延伸到第二源/漏極。
64、權利要求63的方法，其中SiC具有從約50到約100埃的厚度。
65、權利要求60的方法，包含形成存儲器件中的電晶體。
66、權利要求65的方法，包含形成在DRAM、SRAM、或快閃記憶體中的存儲器件。
67、一種電晶體形成方法，包含
提供半導電襯底；
形成第一源/漏極；
形成第二源/漏極；
形成包括包含SiC的半導電襯底的碳化部分的溝道；以及
在第一和第二源/漏極之間形成凹進到半導電襯底中的柵極，該溝道在操作上與柵極的相對側相關聯。
68、權利要求67的方法，進一步包含在柵極和溝道之間形成柵電介質，溝道的SiC位於最接近與柵電介質的界面的溝道外圍內。
69、權利要求68的方法，其中SiC具有從約50到約100埃的厚度。
70、權利要求67的方法，包含形成存儲器件中的電晶體。
71、權利要求70的方法，包含形成在DRAM、SRAM、或快閃記憶體中的存儲器件。
72、一種存儲單元形成方法，包含
提供半導電襯底；
在半導電襯底中形成第一電晶體源/漏區域；
在半導電襯底中形成第二電晶體源/漏區域；
在第一和第二源/漏區域之間形成不包含SiC的電晶體溝道；以及
形成在第一源/漏區域上的存儲節點結和在第二源/漏區域上的數字節點結，該存儲節點結和/或數字節點結包括包含SiC的半導電襯底的碳化部分。
73、權利要求72的方法，其中如果存儲節點結包含SiC，那麼SiC被形成為從約200到約500埃的厚度，並且如果數字節點結包含SiC，那麼SiC被形成為從約50到約150埃的厚度。
74、權利要求72的方法，其中包含SiC的存儲和/或數字節點結形成在相應源/漏區域的外延矽上，該外延矽在高度上位於溝道上方。
75、權利要求72的方法，包含形成在DRAM、SRAM、或快閃記憶體中的存儲器件。
全文摘要
存儲器件包括存儲單元陣列和外圍器件。獨立存儲單元中的至少一些包括包含SiC的碳化部分。至少一些外圍器件不包括任何碳化部分。電晶體包括第一源/漏極，第二源/漏極，在第一和第二源/漏極之間的包括包含SiC的半導電襯底的碳化部分的溝道以及在操作上與該溝道的相對側相關聯的柵極。
文檔編號H01L27/06GK101288166SQ200580025205
公開日2008年10月15日 申請日期2005年7月25日 優先權日2004年7月28日
發明者C·穆利 申請人:美光科技公司