用於裡德－索羅門解碼器的有限域乘法器的製作方法

2023-05-03 04:12:11 1

><![CDATA[output[7∶0]GFULL；reg[7∶0]GFULL；reg[7∶0]A0B，A1B，A2B，A3B，A4B，A5B，A6B，A7B；reg[14∶0]C；integeri；always@(XorYorGFULL)beginfor(i＝0；i＜8；i＝i+1)beginA0B[i]＝XY[i]；A1B[i]＝X[1]Y[i]；A2B[i]＝X[2]Y[i]；A3B[i]＝X[3]Y[i]；A4B[i]＝X[4]Y[i]；A5B[i]＝X[5]Y[i]；A6B[i]＝X[6]Y[i]；A7B[i]＝X[7]Y[i]；endC＝A0B；C[1]＝A0B[1]＾＾A1B；C[2]＝A0B[2]＾＾A1B[1]＾＾A2B；C[3]＝A0B[3]＾＾A1B[2]＾＾A2B[1]＾＾A3B；C[4]＝A0B[4]＾＾A1B[3]＾＾A2B[2]＾＾A3B[1]＾＾A4B；C[5]＝A0B[5]＾＾A1B[4]＾＾A2B[3]＾＾A3B[2]＾＾A4B[1]＾＾A5B[1]；C[6]＝A0B[6]＾＾A1B[5]＾＾A2B[4]＾＾A3B[3]＾＾A4B[2]＾＾A5B[1]＾＾A6B；C[7]＝A0B[7]＾＾A1B[6]＾＾A2B[5]＾＾A3B[4]＾＾A4B[3]＾＾A5B[2]＾＾A6B[1]＾＾A7BC[8]＝A1B[7]＾＾A2B[6]＾＾A3B[5]＾＾A4B[4]＾＾A5B[3]＾＾A6B[2]＾＾A7B[1]；C[9]＝A2B[7]＾＾A3B[6]＾＾A4B[5]＾＾A5B[4]＾＾A6B[3]＾＾A7B[2]；C[10]＝A3B[7]＾＾A4B[6]＾＾A5B[5]＾＾A6B[4]＾＾A7B[3]；C[11]＝A4B[7]＾＾A5B[6]＾＾A6B[5]＾＾A7B[4]C[12]＝A5B[7]＾＾A6B[6]＾＾A7B[5]；C[13]＝A6B[7]＾＾A7B[6]；C[14]＝A7B[7]；GFULL＝C＾＾C[8]＾＾C[12]＾＾C[13]＾＾C[14]；GFULL[1]＝C[1]＾＾C[9]＾＾C[13]＾＾C[14]；GFULL[2]＝C[2]＾＾C[8]＾＾C[10]＾＾C[12]＾＾C[13]；GFULL[3]＝C[3]＾＾C[8]＾＾C[9]＾＾C[11]＾＾C[12]；GFULL[4]＝C[4]＾＾C[8]＾＾C[9]＾＾C[10]＾＾C[14]；GFULL[5]＝C[5]＾＾C[9]＾＾C[10]＾＾C[11]；GFULL[6]＝C[6]＾＾C[10]＾＾C[11]＾＾C[12]；GFULL[7]＝C[7]＾＾C[11]＾＾C[12]＾＾C[13]；endendmodule]]>下一個有限域乘法器116(圖10)描述如下<![CDATA[A0＝X；A1＝{A0[6]，A0[5]，A0[4]，A0[3]＾A0[7]，A0[2]＾A0[7]，A0[1]＾A0[7]，A0，A0[7]}；A2＝{A1[6]，A1[5]，A1[4]，A1[3]＾A1[7]，A1[2]＾A1[7]，A1[1]＾A1[7]，A1，A1[7]}；A3＝{A2[6]，A2[5]，A2[4]，A2[3]＾A2[7]，A2[2]＾A2[7]，A2[1]＾A2[7]，A2，A2[7]}；A4＝{A3[6]，A3[5]，A3[4]，A3[3]＾A3[7]，A3[2]＾A3[7]，A3[1]＾A3[7]，A3，A3[7]}；A5＝{A4[6]，A4[5]，A4[4]，A4[3]＾A4[7]，A4[2]＾A4[7]，A4[1]＾A4[7]，A4，A4[7]}；A6＝{A5[6]，A5[5]，A5[4]，A5[3]＾A5[7]，A5[2]＾A5[7]，A5[1]＾A5[7]，A5，A5[7]}；A7＝{A6[6]，A6[5]，A6[4]，A6[3]＾A6[7]，A6[2]＾A6[7]，A6[1]＾A6[7]，A6，A6[7]}；for(i＝0；i＜8，i＝i+1)beginA0[i]＝A0[i]Y；A1[i]＝A1[i]Y[1]；A2[i]＝A2[i]Y[2]；A3[i]＝A3[i]Y[3]；A4[i]＝A4[i]Y[4]；A5[i]＝A5[i]Y[5]；A6[i]＝A6[i]Y[6]；A7[i]＝A7[i]Y[7]；endGFULL＝A0＾A1＾A2＾A3＾A4＾A5＾A6＾A7；endendmodule]]>由綜合程序處理上述模型，CompassASICyn(商標)對普通綜合有限域乘法器和該有限域乘法器116分別產生如下區域報告雖然在此參照所披露的結構已經說明了本發明，但是並不限定於前述的細節，可以包含在如下權利要求範疇內的改型和變形都將包括在本申請之內。權利要求1.一種用於按照BCH代碼編碼的電磁信號的解碼器，其中該代碼是由生成元多項式g(x)規定的代碼，並且有一個基元α，該解碼器是按照xiαj項運行類的解碼器；其特徵在於形成乘積A*B(此處「*」是有限域乘法運算符)的電路包括多個乘法器，所述乘法器的第一輸入定義第一乘數A，所述乘法器的第二輸入定義第二乘數；所述第二乘數是一個常數αk；其中所述乘法器的輸出連接到另一個所述乘法器的第一輸入；用來啟動所述乘法器的輸出的多個選擇器，所述選擇器具有按照幅度B的表達式設定的選擇線；以及用來把所述乘法器的所述被啟動的輸出加起來的連接到所述選擇器的加法電路。2.根據權利要求1的解碼器，其特徵在於所述乘法器由常係數乘法器構成。3.根據權利要求1的解碼器，其特徵在於還包括連接到所述選擇線上的多條線，其中所述線按照所述幅度B的表達式來設定。4.根據權利要求1的解碼器，其特徵在於所述加法電路進行不進位的加法運算。5.根據權利要求4的解碼器，其特徵在於所述加法電路由一個XOR門的邏輯網絡構成。6.一種用於按照BCH代碼編碼的電磁信號解碼器，其中該代碼是生成元多項式g(X)規定的代碼，並且具有一個基元α，該解碼器是按照xjαj項運行類的解碼器；其特徵是改進包括形成乘積A*B(此處「*」是有限域乘法運算符)的電路，該電路包括多個常係數乘法器，第一所述乘法器的第一輸入定義第一乘數A，所述乘法器的第二輸入定義第二乘數；所述第二乘數是一個常數αk；其中所述每乘法器的輸出與第二所述乘法器的每輸入相連接；以及用來按照幅度B的表達式啟動所述乘法器的被選擇的輸出的選擇器電路。7.一種用於按照BCH代碼的電磁信號的解碼器，該代碼是由生成元多項式g(X)規定，並且具有一個基元α，該解碼器是運行於xiαj項類的解碼器，並且有一個有限域乘法器；其特徵在於包括多個常係數乘法器，所述多個常係數乘法器的輸入定義第一乘數A，所述常係數乘法器的第二乘數是一個常數αk；其中所述常係數乘法器的輸出與下一個常係數乘法器的輸入相連接；具有形成幅度B的二進位表達式的狀態的多條位線；多個開關，每個所述開關被連接到相應的一個所述常係數乘法器上，並具有與相應的一條所述位線相連接的控制線；以及用來把所述常係數乘法器的輸出加起來的連接到所述開關上的執行模2加法運算的加法電路，由此，把所述加得的輸出作為幅度A*B的二進位表達式，此外「*」是有限域乘法運算符。8.根據權利要求7的解碼器，其特徵在於所述加法電路內邏輯網絡構成。9.一種用於按照BCH代碼編碼的電磁信號的解碼器，其中該代碼是由生成元多項式g(X)規定的代碼，並且具有一個基元α，該解碼器是按照xiαj項運行類的解碼器；其特徵是改進包括用來形成乘積A*B(「*」是有限域乘法運算符)的電路，該電路包括一個常係數乘法器的線性鏈路，所述鏈路中的第一所述乘法器的輸入定義第一乘數A，所述乘法器的第二乘數是常數αk；其中所述乘法器的輸出連接到下一個乘法器的輸入；具有連接到所述乘法器的輸出的第一輸入的多個AND門，用來啟動其輸出，所述門的每一個都有與母線連接的第二輸入，其中幅度B的二進度表達式呈現在所述母線上；以及用來把所述乘法器的所述被啟動的輸出加起來的與所述選擇器連接的加法電路。10.根據權利要求9的解碼器，其特徵在於所述加法電路由進行模2加法運算的安置的三個XOR門的邏輯網絡構成。11.一種進行裡德-索羅門解碼的方法，其中α是裡德-索羅門代碼中的一個基元，該方法包括如下步驟提供一個其中具有裡德-索羅門解碼器的VLSI電路；和當得到乘積xiαj而在所述電路中進行有限域乘法運算，其運算步驟為識別具有等於αj的和的αn值的線性合成值，對於每個αn值，n是整數；αn乘以αn-k(k是整數)，產生每個αn值；每個αn值乘以xi，以產生乘積αnxi；以及對乘積αnxi求和。全文摘要一種裡德－索羅門解碼器,包括一個優選的有限域乘法電路,該電路有接線性鏈路連接的多個乘法器,其中第一乘法器的第一乘數是幅度A,第二乘數是一個常數。該電路按照加到αj上的線性合成α值運行,鏈路中的每個乘法器產生的連續的α值。多個選擇器按照幅度αj啟動乘法器的輸出。最好由XOR門的邏輯網絡實現的一個加法電路被連接到選擇器上,用於把乘法器的啟動的輸出加起來,以便形成最後的乘積。文檔編號G06F7/60GK1181664SQ9712115公開日1998年5月13日申請日期1997年10月22日優先權日1996年10月30日發明者託馬斯·福克斯克羅夫特申請人:迪維安公司