一種sram編程點抗幅照加固方法及其實現電路的製作方法
2023-05-02 23:49:16 2
專利名稱：一種sram編程點抗幅照加固方法及其實現電路的製作方法
技術領域：
本發明屬於微電子技術領域，具體涉及一種靜態隨機存儲單元結構SRAM編程點抗輻照加固方法及其實現電路。
背景技術：
因為FPGA具有高集成度、高性能、較低的設計成本和可重配置等優點，在航空領域得到廣泛應用。特別是其編程時間短而且可以被用戶配置任意多次，使基於SRAM的FPGA 在遠程任務領域非常有價值。一般認為，微電子器件對空間環境中充斥的高能粒子非常敏感，電離輻射效應將導致存儲單元發生單粒子翻轉效應(Single Event Upset, SEU)。伴隨著集成電路工藝的不斷演進，SEU已經成為深亞微米特徵尺寸為代表的當代微電子器件航天應用的主要掣肘。對於SRAM型FPGA，國外大量實驗結果表明，未加固的該類型器件具有非常低的翻轉閾值(通常LETth<2 MeV cm2 mg-1) [2]，其在航空領域的應用將面臨嚴重的輻射環境可靠性風險。傳統的SRAM加固結構主要有ΗΙΤ,ΒΑΕ和DICE[3]等。其中DICE(dualinterlocked cell)結構是採用冗餘加固思想設計中最受大家關注的一種結構，因為它有四個存儲節點， 由單粒子效應引起的單個存儲節點信息變化，可以通過其它三個節點的反饋修復。但是，隨著工藝尺寸的減小，版圖中這些存儲節點之間的距離變小，帶有一定入射傾角的重離子很容易使處於相同N阱或P阱的敏感節點的存儲值同時發生變化，從而引起存儲單元的翻轉。本發明通過採用了憶阻器(switching resistor或memristor [1])對傳統的SRAM 單元進行了加固，設計了新的存儲單元rSRAM。憶阻器是一種兩端的可記憶電阻器元件。其有兩種電阻狀態高阻態和低阻態。若加一定值正向電壓時，其阻值變為低阻，加一定值反向電壓時其阻值變為高阻。憶阻器的製造工藝和傳統CMOS工藝兼容，在流片時，它可以集成在電晶體的漏極，不會增大面積。本發明採用了非對稱存儲的思想，rSRAM單元完全免疫單粒子效應。
發明內容
本發明的目的在於提供一種對傳統的基於SRAM的FPGA的存儲單元進行抗輻照加固的方法及其實現電路，以消除單粒子翻轉(SEU)和單粒子引起的多位翻轉(MBU)問題。本發明提供對基於SRAM的FPGA的存儲單元進行抗輻照加固的方法，是利用憶阻器的可編程特性，將其嵌入到傳統的SRAM單元中，再添加寫入電路；然後，在使用時，通過對憶阻器進行編程，將其配置為非對稱存儲單元結構。基於上述抗輻照加固方法的實現電路，即改進的SRAM單元，記為rSRAM。具體是在現有SRAM單元的兩個存儲節點處PMOS管和NMOS管的漏極各加入至少一個憶阻器，憶阻器的兩個電極中的下電極接在電晶體的漏端，每個憶阻器的兩端都接有至少一個編程電晶體。一種rSRAM結構如圖2所示，其對傳統的SRAM單元進行了改進，即在傳統SRAM單元的2個存儲節點A和B與交叉偶合的4個電晶體(M1、M2、M3、M4)的漏極之間加4個憶阻器，這4個憶阻器分別記為Rl、R2、R3、R4，每個憶阻器兩端都有兩個編程電晶體，一共有6 個電晶體(M5、M6、M7、M8、M9、MlO )，其中電晶體M6和電晶體M9既負責憶阻器的狀態編程， 也負責存儲單元的讀寫。在使用時，通過對憶阻器進行編程，將4個憶阻器的阻值狀態配置為連接處於OFF狀態的電晶體漏極的憶阻器配置為高阻狀態，連接處於ON狀態的電晶體漏極的憶阻器配置為低阻狀態，使其成為非對稱的存儲單元結構。其中，存儲節點A為電晶體M1、M2和M6之間的共同連接點，存儲節點B為電晶體M3、M4和M9之間的共同連接點，見圖1。具體來說，存儲節點A與電晶體Ml之間加了 R1，存儲節點A與電晶體M2之間加了 R2，存儲節點B與電晶體M3之間加了 R3，存儲節點B與電晶體M4之間加了 R4。Rl的兩端分別連接編程電晶體M5、編程電晶體M6，R2的兩端分別連接編程電晶體M6、編程電晶體M7， R3的兩端分別連接編程電晶體M8、編程電晶體M9，R4的兩端分別連接編程電晶體M9、編程電晶體M10。在使用時，通過對憶阻器進行編程使其成為非對稱的存儲單元結構。具體為 若存儲節點A存儲「 1 」，存儲節點B存儲「0」，則將憶阻器R2和R3阻值狀態配置為高阻，憶阻器Rl和R4阻值狀態配置為低阻；若存儲節點A存儲「0」，存儲節點B存儲「 1 」，則將憶阻器R2和R3阻值狀態配置為低阻，憶阻器Rl和R4阻值狀態配置為高阻。在對本發明電路進行使用時，其存儲信息的兩個節點(如圖2中的A和B)，當其中一個節點存儲的信息為」 1」時，在此節點與節點GND (接地)之間的所有憶阻器編程都為高阻狀態，在此節點與節點VDD之間的所有憶阻器，至少一個編程為低阻狀態。另一存儲信息的節點存儲的值為「0」，在該節點與節點VDD (電源)之間的所有憶阻器都編程為高阻狀態， 在此節點與節點GND之間的所有憶阻器，至少一個編程為低阻狀態。對加固的結構rSRAM進行了單離子轟擊的仿真，仿真結果顯示，該結構的單粒子閾值達到了 100 MeV cm2mg-l以上。本發明的rSRAM結構適用於FPGA中的所有編程點，比如可編程邏輯單元(CLB)、可編程IO模塊(Ι0Β)、可編程互連以及Block RAM中的編程點等。圖3和圖4是兩種應用例。
圖1為傳統的SRAM單元。圖2為加固後的rSRAM單元。圖3為rSRAM在傳統LUT結構中一種可能的應用。圖4為rSRAM在傳統可編程互連開關中一種可能的應用。
具體實施例方式通過與其兩個端點相連的電晶體，每個憶阻器都可以配置成高阻或低阻狀態。例如，若要將憶阻器Rl編程為低阻狀態，須將NMOS管M5和M6打開，Pl (電晶體M5的源端) 點接GND (接地點)，節點BLl (電晶體M6的源端)和節點Pl之間的電壓差為正編程電壓； 若要將憶阻器Rl編程為高阻狀態，節點BLl和節點Pl之間的電壓差為負編程電壓。R3的編程方式與Rl同。通過打開電晶體M6、M7對憶阻器R2進行編程，節點BLl和節點P2 (電晶體M7的源端)之間的電壓差為正編程電壓；若要將Rl編程為高阻狀態，節點BLl和節點P2之間的電壓差為負編程電壓。R4的編程方式與R2同。若要將數據「1」將存儲於節點A，數據「0」存儲於節點B，應當R1、R4為低阻，R2、 R3為高阻。若要將數據「0」將存儲於節點A，數據「1」將存儲於節點B，應將R2、R3編程為低阻，R1、R4編程為高阻。憶阻器的阻值狀態設定結束以後斷電，然後上電，上電時將所有寫電晶體關閉，rSRAM存儲單元數據穩定後，其存儲的值就是用戶想要的值。假設節點A存儲「1」，節點B存儲「0」。R1/R4編程為低阻，R2/R3編程為高阻。 當被重離子照射時，敏感節點為處於關閉狀態的電晶體M2和M3的漏極。當電晶體M2 (或電晶體M3)的漏極遭受重離子撞擊時，節點n2 (η3)(其中節點η2為電晶體Μ2和憶阻器 R2的連接點，節點n3為電晶體Μ3和憶阻器R3的連接點)電壓降低(增高)。如果電路中沒有憶阻器，由於其反饋結構，存儲單元將翻轉。但是現在R2 (R3)的存在使反饋時間變長， 同時，由於R2和R3處於高阻狀態，起到了分壓的作用，使節點A和B的電壓始終達不到翻轉閾值電壓。存儲節點處的電壓穩定，從而起到了對單粒子效應免疫的作用。節點A存儲 「0」，節點B存儲「1」時單粒子免疫原理相同。參考文獻Wei Lu, Kuk-Hwan Kim, Ting Chang, et al, 「Two-terminal resistive switches (memristors) for memory and logic applications，，，ASPDAC. 2011, Page (s): 217 - 223Yui C C , Swift G M, Carmichael C, et al. 「SEU mitigation testing of xilinx virtex II FPGAs". In: IEEE Radiation Effects Data Workshop. Monterey: IEEE, 2003. 92-97T.Calin,M. Nicolaidis, and R. Velazco, "Upset Hardened Memory Design for Submicron CMOS Technology", IEEE Transactions on Nuclear Science, Vol 43, No. 6， December 1996， pp. 2874-2878。
權利要求
1.一種SRAM編程點抗幅照加固方法，其特徵在於首先，將憶阻器嵌入到現有的SRAM單元中，再添加寫入電路；然後，在使用時，通過對憶阻器進行編程，將其配置為非對稱存儲單元結構。
2.一種基於權利要求1所述方法的實現電路，其特徵在於在現有SRAM單元的兩個存儲節點處的PMOS管和NMOS管的漏極各加入至少一個憶阻器，憶阻器的兩個電極中的下電極接在電晶體的漏端，每個憶阻器的兩端都接有至少一個編程電晶體。
3.根據權利要求2所述的實現電路，其特徵在於對現有的SRAM單元進行如下改進 在現有的SRAM單元的2個存儲節點A和B，與交叉偶合的4個電晶體(M1、M2、M3、M4)的漏極之間加4個憶阻器，這4個憶阻器分別記為Rl、R2、R3、R4 ；具體來說，存儲節點A與電晶體Ml之間加R1，存儲節點A與電晶體M2之間加R2，存儲節點B與電晶體M3之間加R3，存儲節點B與電晶體M4之間加R4 ；Rl的兩端分別連接編程電晶體M5、編程電晶體M6，R2的兩端分別連接編程電晶體M6、編程電晶體M7，R3的兩端分別連接編程電晶體M8、編程電晶體M9，R4的兩端分別連接編程電晶體M9、編程電晶體MlO ；在使用時，通過對憶阻器進行編程使其成為非對稱的存儲單元結構；具體為若存儲節點A存儲「1」，存儲節點B存儲「0」， 則將憶阻器R2和R3阻值狀態配置為高阻，憶阻器Rl和R4阻值狀態配置為低阻；若存儲節點A存儲「0」，存儲節點B存儲「 1 」，則將憶阻器R2和R3阻值狀態配置為低阻，憶阻器Rl 和R4阻值狀態配置為高阻。
4.根據權利要求2所述的實現電路，其特徵在於在對其進行使用時，其存儲節點A和存儲節點B，當其中一個節點存儲的信息為」 1」時，在此節點與節點GND之間的所有憶阻器編程都為高阻狀態，在此節點與節點VDD之間的所有憶阻器，至少一個編程為低阻狀態；另一存儲信息的節點存儲的值為「0」，在該節點與節點VDD之間的所有憶阻器都編程為高阻狀態，在此節點與節點GND之間的所有憶阻器，至少一個編程為低阻狀態。
全文摘要
本發明屬於微電子技術領域，具體為一種基於LUTFPGA的SRAM編程點抗幅照加固方法及其實現電路。本發明利用憶阻器的可編程特性，將其嵌入到傳統的SRAM單元中，再添加寫入電路。在使用時，通過對憶阻器進行編程，將其配置為非對稱存儲單元結構。憶阻器有高阻和低阻兩種狀態，其工藝與傳統CMOS工藝兼容。這種非對稱結構完全免疫於單粒子翻轉(SEU)效應和單粒子引起的多位翻轉(MBU)效應。
文檔編號G11C11/413GK102360566SQ20111022945
公開日2012年2月22日 申請日期2011年8月11日 優先權日2011年8月11日
發明者周灝, 來金梅, 王麗雲, 王健, 王元, 童家榕, 陳利光 申請人:復旦大學