一種高靈活度的熔絲修調電路及其使用方法與流程
2023-05-03 02:19:21
【技術領域】
本發明涉及半導體集成電路技術領域，尤其涉及基於電流熔斷的熔絲修調電路。
背景技術：
隨著高速、低功耗信號處理技術的發展，對半導體集成電路的精度要求越來越嚴格，但半導體晶片在生產製造過程中存在種種非理想因素，使得半導體晶片的許多性能參數，尤其是精度參數很難滿足高速高精度信號處理的要求。因此，對流片後的晶片進行修調處理，使其精度提高、參數分布更為集中，成了一種既有效又經濟的性能優化手段。
修調單元可以是多次可編程器件如eeprom、也可以是一次性編程器件如金屬或多晶熔絲；前者可以無限次地改寫，應用靈活，但對流片工藝要求高，佔用晶片面積大，成本也較高；後者只能編程一次，只能將狀態從導通變為斷開，靈活性差，但成本低，因此，在半導體集成電路上得到了廣泛的應用。
中國專利申請cn201610505352.1公開了一種超低功耗數模混合集成熔絲修調電路及熔絲修調方法，其第一反相器(inv1)的輸入端接第二mos管(m2)的柵極，第一反相器(inv1)的輸出端接第二反相器(inv2)的輸入端和第三mos管(m3)的柵極；第二反相器(inv2)的輸入端還與第三mos管(m3)的柵極連接，輸出端接第一mos管(m1)的柵極；第一mos管(m1)的源極接電源電壓(vdd)，漏極分別接第二mos管(m2)的漏極、第三mos管(m3)的漏極以及熔絲(fuse)的第一端；第二mos管(m2)源極接第三反相器(inv3)的輸入端和第四反相器(inv4)的輸出端以及第三mos管(m3)的源極；第三mos管(m3)源極接第三反相器(inv3)的輸入端和第四反相器(inv4)的輸出端以及第二mos管(m2)的源極；第三反相器(inv3)的輸入端接第二mos管(m2)和第三mos管(m3)的源極以及第四反相器(inv4)的輸出端，輸出端接第四mos管(m4)的柵極和第四反相器(inv4)的輸入端；第四反相器(inv4)的輸入端接第四mos管(m4)的柵極和第三反相器(inv3)的輸出端，輸出端接第二mos管(m2)和第三mos管(m3)的源極以及第三反相器(inv3)的輸入端；第四mos管(m4)的柵極接第三反相器(inv3)的輸出端和第四反相器(inv4)的輸入端，源極接電阻(r)的一端，漏極接電阻(r)的另一端；熔絲(fuse)的第二端接公共地(gnd)。該技術方案利用四個反相器、四個mos管和熔絲組成修調電路實現熔絲修調功能。然而，該發明只涉及了熔絲狀態檢測和輸出驅動，未涉及且無法實現熔絲燒錄。
中國發明專利申請cn201310567758.9也公開了一種熔絲修調電路，其包括開關控制模塊、修調值載入模塊、熔絲熔斷控制模塊以及修調模塊，所述修調模塊包括pmos管、第一電阻、熔絲、nmos管、第二電阻以及d觸發器，其中：所述pmos管的源極與穩壓電源連接，所述pmos管的柵極與所述開關控制模塊連接，所述pmos管的漏極與所述第一電阻的一端連接，所述第一電阻的另一端與所述熔絲的一端連接，所述熔絲的另一端與所述nmos管的源極連接，所述nmos管的柵極與所述熔絲熔斷控制模塊連接，所述nmos管的漏極接地，所述第二電阻的一端與所述nmos管的源極連接，所述第二電阻的另一端接地，所述d觸發器的cp埠與所述修調值載入模塊連接，d埠與所述nmos管的源極連接；在所述開關控制模塊輸出第一控制信號控制所述pmos管的源極與漏極連接時：所述熔絲熔斷控制模塊輸出第二控制信號控制所述pmos管的源極與漏極連接。然而，該發明在對熔絲進行熔斷時，熔斷電流要通過一個pmos開關管、一個nmos開關管外加一個電阻，熔絲熔斷所需電流一般超過100ma，因此上述兩個mos管尺寸要求較大，佔用面積較多。另外，該發明熔絲只能燒錄一次，沒有反悔的機會，因而存在靈活性不足的缺陷。
可以看出，現有技術最大的缺陷是電流熔斷熔絲修調電路只能編程一次，均存在容錯率低、靈活性差的缺陷。
技術實現要素：
本發明的目的在於克服現有技術缺陷，提供一種高靈活度的、能夠多次編程的熔絲修調電路，使熔絲修調電路更精確、更易用。
為了實現上述目的，本發明提供一種高靈活度的熔絲修調電路，所述熔絲修調電路包括修調控制電路、熔絲控制電路、電流熔斷熔絲和輸出驅動器，所述熔絲修調電路還包括sram靜態存儲單元；
所述修調控制電路由與非門和反相器構成，所述修調控制電路具有兩個輸出端；
所述熔絲控制電路由熔斷電流控制管m1和恆流源i1構成，m1的源極與晶片電源連接，其漏極接電流熔斷熔絲，其襯底與其源極短接，其柵極與所述修調控制電路的一個輸出端連接；所述恆流源i1連接所述晶片電源與所述電流熔斷熔絲；
所述修調控制電路的另一個輸出端與sram靜態存儲單元連接；
所述輸出驅動器由多路選擇器構成，所述多路選擇器具有至少兩個輸入端，分別連接sram靜態存儲單元的輸出端和所述電流熔斷熔絲。
在本發明中，所述熔斷電流控制管用於產生熔斷所需大電流，例如採用pmos電晶體；所述恆流源用於穩定熔絲輸出狀態，優選地，所述恆流源i1電流大小為2-3μa。當修調控制電路使熔斷電流控制管m1的柵極接低電位時，有300-500ma的大電流流過熔絲，使電流熔斷熔絲熔斷。
當電流熔斷熔絲未熔斷時，由於恆流源i1所流過的電流很小，且熔絲電阻也很小，所以恆流源i1與所述電流熔斷熔絲之間的連接點為低電平，此時所述輸出驅動器輸出低電平信號；當電流熔斷熔絲被熔斷時，所述輸出驅動器輸出高電平信號。
通過所述輸出驅動器選擇修調電路的輸出，所述輸出是熔絲狀態值或sram靜態存儲單元的存儲的值；在模擬修調階段，選擇sram靜態存儲單元的存儲的值作為所述輸出驅動器的輸出，在其它工作階段選擇電流熔斷熔絲的狀態信號作為輸出。
在本發明中，所述的sram靜態存儲單元用於模擬修調階段代替電流熔斷熔絲。在模擬修調過程中，熔絲控制電路處於休眠狀態，不改變熔絲狀態而是改變sram的狀態，讓sram來代替熔絲動作，獲得不同的修調輸出信號。通過改寫sram保存的數據實現不同的修調輸出信號。由於sram可無限次改寫，因此，修調輸出信號既可以從高變為低，也可以從低變為高，靈活性大大高於熔絲。在熔絲編程階段，熔絲控制電路引導大電流流過熔絲，使熔絲燒斷，永久保存修調結果。
與現有技術相比，本發明熔絲修調電路通過設置sram靜態存儲單元，實現在模擬修調階段以sram輸出代替熔絲動作，使修調電路輸出信號既能從高變為低，也能從低變為高，從而實現多次編程，提供反悔補救的機會，因此靈活性大大提高，而且有助於找到最佳修調位組合，提高了修調精度。
【附圖說明】
圖1為本發明的電路原理圖；
其中，1、電流熔斷熔絲；2、熔絲控制電路；3、sram靜態存儲器；4、輸出驅動器；5、修調控制電路。
【具體實施方式】
以下實施例用於非限制性地解釋本發明的技術方案。
實施例1
如圖1所示的熔絲修調電路，包括修調控制電路5、熔絲控制電路2、電流熔斷熔絲1、sram靜態存儲器3和輸出驅動器4。
修調控制電路5由與非門和反相器構成，用於控制修調步驟與時序，其具有兩個輸出端。
熔絲控制電路2由熔斷電流控制管m1(採用pmos管)和偏置恆流源i1構成，m1的源極與晶片電源連接，其漏極接電流熔斷熔絲，其襯底與其源極短接，其柵極與修調控制電路5的一個輸出端連接；所述恆流源i1連接晶片電源與電流熔斷熔絲1。
修調控制電路5的另一個輸出端與sram靜態存儲單元3連接。
輸出驅動器4由2-1多路選擇器構成，其具有兩個輸入端和一個輸出端，兩個輸入端分別連接sram靜態存儲單元3的輸出端和電流熔斷熔絲1。
通過上述結構，當電流熔斷熔絲未熔斷時，恆流源i1與所述電流熔斷熔絲之間的連接點為低電平，因此輸出驅動器5輸出低電平信號；當電流熔斷熔絲被熔斷時，恆流源i1與所述電流熔斷熔絲之間的連接點為高電平，所述輸出驅動器5輸出高電平信號。
通過本發明的熔絲修調電路進行修調時分為兩個階段：模擬修調階段和熔絲編程階段。在模擬修調階段，熔絲保持原有狀態，sram模擬熔絲動作；在熔絲編程階段，如果晶片修調需要，則在m1柵極輸入低電平，用大電流將熔絲熔斷。
具體地，在模擬修調階段，en和control均輸入高電平信號，此時熔絲控制電路2處於關斷狀態，只有2-3μa的上拉偏置電流流過熔絲1；此時，sram靜態存儲器3的使能信號有效，可通過輸入信號d設置sram單元3儲存的值；同時，輸出驅動器4選擇sram靜態存儲器3保存的狀態值作為輸出驅動器4的輸出信號。
通常，由於晶片中需要多個修調位，多個修調位的狀態組合對應著一定的修調量，由於流片工藝的誤差，每個晶片要求的修調量不一樣，傳統熔絲修調電路受限於熔絲一次性編程特性，只能單向調整修調量，沒有反悔機會；而在本發明中，模擬修調階段用sram代替熔絲動作，修調量可以任意改變，直至找到最佳修調量，然後進入修調操作的第二階段：熔絲編程階段。
在熔絲編程階段，輸入信號en為低電平，每一個修調單元的control信號根據第一階段得到的修調量來確定是高電平還是低電平，如果是高電平，則有大電流流過熔絲1，並將其熔斷，如果是低電平，則熔絲1保持導通的原始狀態。
在晶片正常工作狀態下，輸入信號en、control均為低電平，輸出驅動器4輸出熔絲狀態信號，如果熔絲被熔斷，則輸出高電平，否則輸出低電平。
由此可見，本發明的熔絲修調電路通過結構改進，特別是sram靜態存儲單元的設置，實現在模擬修調階段以sram輸出代替熔絲動作，使修調電路輸出信號既能從高變為低，也能從低變為高，從而實現多次編程，提供反悔補救的機會，因此可以進行「模擬修調—>性能測試—>模擬修調」這樣的循環迭代，其靈活性大大提高，有助於找到多種應用條件下綜合性能最優的修調位組合，提高修調精度。
結合編碼/解碼電路、專用/復用修調引腳或中測修調pad等必要的外圍器件，本發明所述修調電路及方法，既可以用於封裝前的中測階段，也可用於封裝後的成測階段。