基於輸入向量控制的襯底偏置技術面積優化算法的製作方法

2023-08-06 21:22:26

專利名稱：基於輸入向量控制的襯底偏置技術面積優化算法的製作方法
技術領域：
本發明屬於集成電路設計領域，具體涉及低功耗設計中基於輸入向量控制的襯底偏置技術面積優化算法。
背景技術：
電晶體襯底偏置(Reverse Body Bias,RBB)是運行時用於減小漏電功耗的一項常用技術。在CMOS集成電路中，襯底偏置技術之所以被廣泛應用，基於以下幾方面的優點1) 抑制亞閾值漏電流；2)降低寄生結電容(參考對比文件1)，當電路轉換到待機模式，sleep 信號控制開關管將相應的偏置電壓應用到所有電晶體的襯底上(其中PMOS的偏置電壓為正，NMOS的為負)，通過動態提高電晶體的閾值電壓，減小電晶體的漏電流，從而降低了電路的靜態功耗(參考對比文件幻。電晶體襯底偏置已被廣泛應用在了運行時漏電功耗優化的電路。最小漏電流輸入向量(Minimum Leakage Pattern, MLP)是在待機模式下，在電路的主要輸入端應用一組輸入向量，使得電路產生的漏電流最小(參考對比文件3)。雙閾值優化設計是指在關鍵路徑應用低閾值滿足電路時延的條件下，在非關鍵路徑儘可能使用高閾值減小電路的漏電流(參考對比文件4)。現有的襯底偏置技術是在所有的電晶體襯底上應用偏置電壓，偏置電壓控制管的面積開銷較大。研究發現，由於堆棧效應，供電電源VDD到地&id的路徑上不止一個電晶體截止時的漏電流明顯很小，而當輸入使級聯的電晶體至少一個導通時，電晶體的溝道電流很大，此時電晶體處於決定態，且由於低閾值電壓電晶體的漏電流比較大，因此處於決定態的低閾值電壓的電晶體的漏電流佔電路總漏電流的絕大部分。基於以上的考慮，本發明提出了基於雙閾值CMOS電路設計，在輸入最小漏電流向量條件下，只在處於決定態的低閾值電壓電晶體襯底上應用偏置電壓，通過大幅度減小需要應用偏置電壓的電晶體的數量，可以將偏置電壓控制管的面積開銷降到最小，這樣節約了實時功耗管理(Dynamic Power Management, DPM)系統的面積開銷。對比文件 1 Yo-Sheng Lin, Chung-Cheng ffu, Chih-Sheng Chang, etc. Leakage Scaling in Deep Submicron CMOS for SoC. IEEE TRANSACTIONS 0NELECTR0N DEVICES, VOL. 49，NO. 6，JUNE2002 :ppl034_1041對比文件2 :N. JAYAKUMAR, S. DHAR, S. PKHATRI. A self-adjusting scheme to determine the optimum RBB by monitoring leakage currents. Proceedingsof IEEE/ACM DAC,2005, pp43-46對比文件 3:L. YUAN, G. QU. Simultaneous input vector selection and dual threshold voltage assignment for static leakage minimization. Proceedings oflEEE/ACM ICCAD，2007，pp548-551對比文件4 :路祖螢，潘月鬥。CMOS電路電晶體級功耗優化方法。計算機研究與發展，2007，35 (11) :2043-2049

發明內容
為了克服現有的應用於襯底偏置技術的控制管的面積開銷較大的不足，本發明提出了一種新的連接方式，該連接方式能大幅度減小控制管的面積。本發明採用的方案是基於雙閾值CMOS電路設計，在輸入最小漏電流向量條件下，只在處於決定態的低閾值電壓電晶體襯底上應用偏置電壓的方法，該方法大幅度減小了應用偏置電壓的電晶體的數量，使狀態轉換時襯底充放電電容減小，控制管等效電阻大， 由於開關管的溝道寬度和等效電阻成反比，從而達到減小應用於襯底偏置技術的控制管的面積的目的。本發明的有益效果是，與現有的RBB方法相比，本發明以損耗27. 94%的漏電功耗優化效果為代價，降低了 84. 91%的面積開銷。
具體實施例方式本發明提出了基於最小輸入向量應用於襯底偏置技術的控制管的面積優化算法， 具體步驟如下首先對電路在雙閾值及溝道寬度兩方面進行性能優化，然後確定使電路漏電流最小的輸入向量，經以上對電路性能及靜態功耗的優化，基於最小漏電流向量，遍歷電路中所有的邏輯門，查表法確定總的漏電功耗及應用於襯底的反向偏置電壓變化時，襯底到源端或襯底到漏端的充放電電容，並根據公式確定控制管的等效電阻，進而確定控制管的面積。上述方法中，所述「對電路在雙閾值及溝道寬度兩方面進行性能優化」如下對電路進行雙閾值及溝道寬度優化，通過調節電晶體參數(溝道寬度、閾值電壓)，保證電路預定的性能前提下，達到降低功耗的目的。本算法在進行優化時有2個閾值電壓和5個溝道寬度。2個閾值電壓分別為高閾值電壓和低閾值電壓，高閾值電壓等於BPTM 模型的正常閾值電壓，低閾值電壓等於高閾值電壓的2/3。5個溝道寬度是基本寬度的1、2、 3 λ 5 Λ T. 5 {口 ο上述方法中，所述「確定使電路漏電流最小的輸入向量」如下確定使電路漏電流最小的輸入向量，在SOC中，當一個功能模塊空閒時，可以加上一個MLP來降低空閒時電路的漏電流，使漏電流產生的靜態功耗得以降低。上文中，MLP可以採用遺傳算法來求解為了快速計算出最小輸入向量的一個近似解，本文用遺傳算法進行搜索。遺傳算法的基本思想是模擬生物界優勝略汰的法則，把一個種群中適應性不強的淘汰，經過很多代的自然選擇，剩下的就是適應性強的。對於求解MLP，本文把一個輸入向量設為設為一個基因(gene)，把100個基因設為一個種群。基因的適應度設為f (gene) = 1/ Leakage (gene).交叉的概率設為0. 8，變異的概率設為0. 05，經過100代的進化，得到我們需要的近似解。根據這個值的輸入向量，我們可以計算出每個門所處的狀態。 上述方法中，所述「查表法確定總的漏電功耗及應用於襯底的反向偏置電壓變化時，襯底到源端或襯底到漏端的充放電電容」如下 在最小輸入向量條件下，遍歷電路中所有的邏輯門，若當前的邏輯門是低閾值決定態，根據此時的輸入向量，找出對應處於決定態的電晶體，進一步判斷該處於決定態的電晶體是並聯的還是串聯的，做相應的查表處理確定電路消耗的漏電功耗及襯底到源端或襯底到漏端的充放電電容。上述方法中，所述「確定控制管的等效電阻」如下Reff為1 = Reff*C所求(T設定為一定值0. 5e-ll).C為應用於襯底的反向偏置電壓變化時，襯底到源端或襯底到漏端的充放電電容，在前步驟中已求。上述方法中，所述「確定控制管的面積」如下確定應用於襯底偏置技術的控制管的尺寸。由於控制管的等效電阻和溝道寬度成反比，可以通過一個單位溝道寬度的MOS管的HSPICE模擬來計算導通電阻，從而計算出控制管的寬度W。W = RWcZReff，式中w為應用於襯底偏置技術的控制管的寬度，R為單位溝道寬度下HSPICE仿真的結果，W。為單位溝道寬度(取0. 553e-7), Reff為T = Reff*C所求(T設定為一定值 0. k-11). C為應用於襯底的反向偏置電壓變化時，襯底到源端或襯底到漏端的充放電電容。本發明具體步驟如下1)對電路進行雙閾值及溝道寬度優化2)確定使電路漏電流最小的輸入向量3)查表法確定總的漏電功耗及應用於襯底的反向偏置電壓變化時，襯底到源端或襯底到漏端的充放電電容4)根據公式確定控制管的面積仿真結果■漏電功耗在表1中，列出了將VRBB應用在處於決定態低閾值的MOS管襯底電路漏電功耗的所有數據及將VRBB應用在所有MOS管的襯底上電路漏電功耗的所有數據，同時列出了電路不經過RBB技術優化漏電流時的參考數據。表中符號意義如下P1 =MLP下，電路中所有MOS管的襯底都應用對應的偏置電壓時電路的漏電功耗；P2 =MLP下，只有電路中那些處於低閾值決定態的MOS管的襯底上應用對應的偏置電壓時電路的漏電功耗；P0 =MLP下，電路中所有MOS管的襯底都不應用偏置電壓時電路的漏電功耗；P10 =PcrP1，對比算法降低的漏電功耗；P20 =Ptl-P2，本發明降低的漏電功耗；P2Q/P1Q 對比算法降低的漏電功耗佔本文方法降低漏電功耗的比例；由表1可以得出結論本發明所降低的漏電功耗佔對比算法所降低漏電功耗的 72. 06%，少降低了 27. 94%的漏電功耗，即本發明損耗了 27. 94%的對比算法漏電功耗優化效果。■襯底充放電的電容在表2中，列出了一個電路中所有電晶體的數量及本文算法中應用VRBB的電晶體的數量，並給出了兩種算法的控制管的充放電電容。表中符號意義如下pmosl 一個電路中所有PMOS電晶體的數量，同時NMOS的數量與之相同；
pmos2 本發明應用VRBB的PMOS電晶體的數量；nmos2 本發明應用VRBB的匪OS電晶體的數量；Cpi 對比算法PMOS電晶體應用VRBB的控制管的充放電電容；Cni 對比算法NMOS電晶體應用VRBB的控制管的充放電電容；Cp2 本發明算法PMOS電晶體應用VRBB的控制管的充放電電容；Cn2 本發明算法NMOS電晶體應用VRBB的控制管的充放電電容；由表2可以看出，本發明應用於襯底偏置技術的PMOS控制管發生狀態轉換時的充放電電容是對比算法的12.82%，減小了 87. 18 %，NMOS控制管是對比算法的22. 70 %，減小了 77. 30%。■應用於襯底偏置技術的控制管的面積在表3中，列出了將VRBB應用在處於決定態低閾值的MOS管襯底上控制管的面積開銷的所有數據，為了驗證其較對比算法的優越性及所佔電路面積的比例，同時列出了將 VRBB應用在所有MOS管的襯底上控制管的面積開銷的所有數據及電路總面積參考數據。表中符號意義如下W1 :MLP下，電路中所有MOS管的襯底都應用對應的偏置電壓時電路的VRBB控制管的面積開銷；W2 =MLP下，只有電路中那些處於低閾值決定態的MOS管的襯底上應用對應的偏置電壓時電路的VRBB控制管的面積開銷；Wekt 電路的總面積；W1Zffckt 對比算法控制管的面積開銷佔電路面積開銷的比例；ff2/ffckt 本發明算法控制管的面積開銷佔電路面積開銷的比例；W2Z^W1 本發明算法的面積開銷佔對比算法的面積開銷的比例；由表3可以得出以下結論1. MLP下，對於所有MOS管的襯底都應用對應的偏置電壓的電路而言，VRBB控制管面積佔電路面積的9. 74%。2. MLP下，對於只有那些處於低閾值決定態的MOS管的襯底上應用對應的偏置電壓的電路而言，VRBB控制管的面積佔電路面積的1. 47%。3.本發明算法中VRBB控制管的面積佔電路面積的比例較對比算法由9. 74%減小到了 1.47%，面積優化效果較好。4.本發明算法中VRBB控制管的面積佔對比算法VRBB控制管面積的15. 09%，與對比算法相比，以損耗27. 94%的漏電功耗優化效果為代價，節省了 84. 91%的VRBB控制管面積開銷。表1兩種算法漏電功耗比較circuitLeakage powerPoP.P2Ρ οP20P20/P10MC4323.94E-042.25E-042.64E-041.69E-041.30E-0476.76%MC8809.87E-055.13E-057.26E-054.74E-052.61E-0555.03%MC19081.02E-035.67E-047.70E-044.50E-042.47E-0454.90%MC26701.43E-037.99E-049.86E-046.34E-044.47E-0470.49%MC35408.01E-044.30E-045.48E-043.71E-042.54E-0468.28%MC53151.72E-039.56E-041.12E-037.62E-045.96E-0478.14%MC62882.85E-031.70E-031.81E-031.15E-031.05E-0391.24%MC75524.07E-032.28E-032.61E-031.79E-031.46E-0381.63%average72.06%表2兩種算法的控制管的充放電電容比較
circuitnumbercapacitancepmoslpmos2nmos2CpiCniCp2Cn2ratio_pratio_nMC43249148943.21E-142.51E-145.30E-156.73E-1516.53%26.82%MC8807298234.71E-143.28E-148.74E-161.67E-151.86%5.08%MC190815901342731.OOE-137.88E-141.48E-141.92E-1414.78%24.41%MC267020941704531.28E-131.02E-131.87E-143.21E-1414.62%31.34%MC35402975742971.75E-131.48E-138.12E-152.13E-144.65%14.35%MC531544302265062.64E-132.06E-132.48E-143.67E-149.39%17.84%MC6288480081310423.41E-132.26E-138.69E-147.75E-1425.48%34.31%MC7552625655211483.98E-133.00E-136.07E-148.25E-1415.27%27.48%12.82%22.70% 表3兩種算法的面積開銷比較
circuitwideWcktW1W2W1AVcktW2AVcktW2AV1MC4326.30E-056.47E-061.22E-0610.26%1.94%18.91%MC8809.33E-059.23E-062.37E-079.89%0.25%2.53%MC19082.08E-042.02E-053.44E-069.74%1.66%17.04%MC26702.66E-042.60E-054.85E-069.77%1.82%18.63%MC35403.84E-043.59E-052.56E-069.35%0.67%7.17%MC53155.38E-045.32E-056.06E-069.89%1.13%11.43%MC62887.17E-046.61E-051.80E-059.22%2.51%27.22%MC75528.09E-047.94E-051.44E-059.82%1.77%18.02%average9.74%1.47%15.09%
權利要求
1.基於輸入向量控制的襯底偏置技術面積優化算法，其特徵在於基於雙閾值CMOS電路設計，在輸入最小漏電流向量條件下，只在處於決定態的低閾值電壓電晶體襯底上應用偏置電壓。
2.根據權利要求1所述的基於輸入向量控制的襯底偏置技術面積優化算法，其中輸入向量的特徵在於電路的主要輸入端不是隨機選取的向量，而是採用遺傳算法搜索到的最小漏電流輸入向量。
3.根據權利要求1所述的基於輸入向量控制的襯底偏置技術面積優化算法，其中雙閾值CMOS電路設計的特徵在於電路不是採用單一閾值，在速度快的電路中採用高閾值減小漏電流，在速度慢的電路中採用低閾值減小時延；而是在關鍵路徑採用低閾值，非關鍵路徑採用高閾值的雙閾值電壓設計。
4.根據權利要求1所述的基於輸入向量控制的襯底偏置技術面積優化算法，其中應用偏置電壓的電晶體的特徵在於應用襯底偏置技術的電晶體不是電路中所有的電晶體，也不是電路中那些處於決定態的電晶體，而是在最小漏電流輸入向量條件下，只處於決定態的且低閾值電壓的電晶體。
全文摘要
本發明屬於集成電路設計領域，尤其涉及低功耗設計基於輸入向量控制的襯底偏置技術面積優化算法。現有的襯底偏置技術是在所有的電晶體襯底上應用偏置電壓，偏置電壓控制管的面積開銷較大，本發明提出了一種只在決定態低閾值電壓的電晶體襯底上應用襯底偏置技術的方法。首先對電路雙閾值及溝道寬度兩方面進行性能優化，然後應用遺傳算法搜索使電路漏電功耗最小的輸入向量，最後基於最小漏電流向量遍歷電路中所有的邏輯門，找出對應處於決定態低閾值的電晶體，在其上應用偏置電壓。與現有的RBB方法相比，本發明以損耗27.94％的漏電功耗優化效果為代價，降低了84.91％的面積開銷。本發明可以廣泛應用於運行時靜態功耗優化的電路，對電路的設計有重要的指導意義。
文檔編號G06F17/50GK102236723SQ201010152018
公開日2011年11月9日 申請日期2010年4月21日 優先權日2010年4月21日
發明者孫朝珊, 駱祖瑩, 黃琨 申請人:北京師範大學