一種反相器、驅動電路和顯示面板的製作方法
2023-08-06 17:27:16
一種反相器、驅動電路和顯示面板的製作方法
【專利摘要】本發明公開了一種反相器、驅動電路和顯示面板，其中，所述反相器包括：第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一電容和第二電容。本發明提供的技術方案，通過第二電晶體的柵極對其控制來實現阻止該第二電晶體反嚮導通以及通過第二電容來維持第五電晶體的柵極的電位，當第一時鐘信號由高電平變成低電平(對應第一電晶體到第五電晶體均為NMOS管)或者由低電平變成高電平(對應第一電晶體到第五電晶體均為PMOS管)時，第五電晶體的柵極的電位可以保持穩定，這樣可以使反相器的輸出信號不受第一時鐘信號變化的影響，從而可以使反相器產生穩定的輸出信號，並進而可以使應用該反相器的顯示面板達到更好的顯示效果。
【專利說明】一種反相器、驅動電路和顯示面板
【技術領域】
[0001]本發明涉及顯示【技術領域】，尤其涉及一種反相器、驅動電路和顯示面板。
【背景技術】
[0002]反相器對輸入其的起始信號具有反向作用，也可以說，反相器的輸出信號與起始信號互為反相信號。隨著電子技術的發展，反相器的應用也越來越廣泛，例如反相器可以應用在有機發光顯示裝置的發射驅動電路，為與發射驅動電路電連接的像素補償電路提供相應的電位以使像素補償電路完成節點初始化、閾值補償和數據寫入等。
[0003]圖1a是現有技術的反相器的電路圖。如圖1a所示，反相器包括第一電晶體P1、第二電晶體P2、第三電晶體P3、第四電晶體P4以及電容CO，其中，第一電晶體Pl到第四電晶體P4均為PMOS管；第一電晶體Pl的柵極與用於接收起始信號的起始信號輸入端INO電連接、源極與用於接收第一電平信號的第一電平信號輸入端VGl電連接，漏極通過電容CO與用於接收第一時鐘信號的第一時鐘信號輸入端CKl電連接；第二電晶體P2的柵極與用於接收第二時鐘信號的第二時鐘信號輸入端CK2電連接，源極分別與第一電晶體Pl的漏極和第四電晶體P4的柵極電連接，漏極與用於接收第二電平信號的第二電平信號輸入端VG2電連接；第三電晶體P3柵極與起始信號輸入端INO電連接，源極與第一電平信號輸入端VGl電連接，漏極與用於產生輸出信號的輸出端OUTO電連接；第四電晶體P4的源極與輸出端OUTO電連接，漏極與第二電平信號輸入端VG2電連接。其中，第一電平信號為恆定的高電平信號，第二電平信號為恆定的低電平信號。
[0004]圖1b是圖1a中的反相器的各個信號的波形圖。如圖1b所示，SINO代表初始信號，SCKl代表第一時鐘信號，SCK2代表第二時鐘信號，SOUTO代表輸出信號。由於第一時鐘信號SCKl由低電平變成高電平時，通過電容CO的自舉效應(電容CO的電荷守恆)，會對第四電晶體P4的柵極的電位產生影響，並影響第四電晶體P4的導通情況，從而影響第二電平信號通過第四電晶體P4傳輸到輸出端0UT，並對輸出信號SOUTO的低電平的電平值產生影響，進而導致輸出信號的不穩定。
【發明內容】
[0005]有鑑於此，本發明實施例提供一種反相器、驅動電路和顯示面板，以解決現有技術中當第一時鐘信號由低電平變成高電平時反相器的輸出信號不穩定的技術問題。
[0006]第一方面，本發明實施例提供一種反相器，包括:第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一電容和第二電容；
[0007]所述第一電晶體的柵極電連接用於接收起始信號的起始信號輸入端，源極電連接用於接收第一電平信號的第一電平信號輸入端，漏極電連接所述第二電晶體的源極和所述第五電晶體的柵極；
[0008]所述第二電晶體的漏極通過所述第一電容與用於接收第一時鐘信號的第一時鐘信號輸入端電連接；
[0009]所述第三電晶體的柵極電連接用於接收第二時鐘信號的第二時鐘信號輸入端，源極電連接所述第二電晶體的漏極，漏極電連接用於接收第二電平信號的第二電平信號輸入端;
[0010]所述第四電晶體的柵極電連接所述起始信號輸入端，源極電連接所述第一電平信號輸入端，漏極電連接用於產生輸出信號的輸出端；
[0011]所述第五電晶體的源極電連接所述輸出端，漏極電連接所述第二電平信號輸入端;
[0012]其中，所述第二電晶體通過其柵極的控制來阻止所述第二電晶體反嚮導通，所述第二電容用於維持所述第五電晶體的柵極的電位以及所述起始信號和所述輸出信號互為反相信號。
[0013]第二方面，本發明實施例還提供一種驅動電路，包括上述第一方面所述的反相器。
[0014]第三方面，本發明實施例還提供一種顯示面板，包括上述第二方面所述的驅動電路。
[0015]本發明實施例提供的反相器、驅動電路和顯示面板，通過第二電晶體的柵極對該第二電晶體的控制來實現阻止其反嚮導通以及通過第二電容來維持第五電晶體的柵極的電位，當第一時鐘信號由高電平變成低電平(對應第一電晶體到第五電晶體均為NMOS管)或者由低電平變成高電平(對應第一電晶體到第五電晶體均為PMOS管)時，第五電晶體的柵極的電位可以保持穩定，這樣可以使反相器的輸出信號不受第一時鐘信號變化的影響，從而可以使反相器產生穩定的輸出信號，並進而可以使應用該反相器的顯示面板達到更好的顯示效果。
【專利附圖】
【附圖說明】
[0016]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發明的其它特徵、目的和優點將會變得更明顯:
[0017]圖1a是現有技術的反相器的電路圖；
[0018]圖1b是圖1a中的反相器的各個信號的波形圖；
[0019]圖2a是本發明實施例二提供的一種反相器的電路圖；
[0020]圖2b是圖2a中的反相器的各個信號的波形圖；
[0021]圖3a-圖3c是圖2b中各個階段對應的電路圖；
[0022]圖4是本發明實施例二提供的另一種反相器的電路圖；
[0023]圖5a是本發明實施例三提供的一種反相器的電路圖；
[0024]圖5b是圖5a中的反相器的各個信號的波形圖；
[0025]圖6a-圖6c是圖5b中各個階段對應的電路圖；
[0026]圖7是本發明實施例三提供的另一種反相器的電路圖；
[0027]圖8是本發明實施例四提供的一種驅動電路的結構示意圖；
[0028]圖9a是本發明實施例五提供的一種顯示面板的結構示意圖；
[0029]圖9b是本發明實施例五提供的一種第二基板的結構示意圖。
【具體實施方式】
[0030]下面結合附圖和實施例對本發明作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用於解釋本發明，而非對本發明的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與本發明相關的部分而非全部內容。
[0031]實施例一
[0032]本發明實施例一提供一種反相器，所述反相器包括:第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一電容和第二電容；所述第一電晶體的柵極電連接用於接收起始信號的起始信號輸入端，源極電連接用於接收第一電平信號的第一電平信號輸入端，漏極電連接所述第二電晶體的源極和所述第五電晶體的柵極；所述第二電晶體的漏極通過所述第一電容與用於接收第一時鐘信號的第一時鐘信號輸入端電連接；所述第三電晶體的柵極電連接用於接收第二時鐘信號的第二時鐘信號輸入端，源極電連接所述第二電晶體的漏極，漏極電連接用於接收第二電平信號的第二電平信號輸入端；所述第四電晶體的柵極電連接所述起始信號輸入端，源極電連接所述第一電平信號輸入端，漏極電連接用於產生輸出信號的輸出端；所述第五電晶體的源極電連接所述輸出端，漏極電連接所述第二電平信號輸入端；其中，所述第二電晶體通過其柵極的控制來阻止所述第二電晶體反嚮導通，所述第二電容用於維持所述第五電晶體的柵極的電位以及所述起始信號和所述輸出信號互為反相信號。
[0033]本實施例的反相器所包括的各個電晶體和各個電容，在能夠實現反相器功能的基礎上，進一步地通過第二電晶體的柵極對其控制來實現阻止該第二電晶體反嚮導通以及通過第二電容來維持第五電晶體的柵極的電位，當第一時鐘信號由高電平變成低電平(對應上述第一電晶體到第五電晶體均為NMOS管)或者由低電平變成高電平(對應上述第一電晶體到第五電晶體均為PMOS管)時，第五電晶體的柵極的電位可以保持穩定，這樣可以使反相器的輸出信號不受第一時鐘信號變化的影響，從而可以使反相器產生穩定的輸出信號。
[0034]在上述實施例一中，進一步地，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體均為NMOS管或者PMOS管。在接下來的關於反相器的各個實施例中，以所有電晶體為PMOS管作為例子來進行說明。而對於所有電晶體為NMOS管的情況,將所有電晶體為PMOS管情況的各信號的高低電平進行互換即可得到。
[0035]在上述實施例一中，進一步地，所述起始信號、所述輸出信號、所述第一時鐘信號和所述第二時鐘信號均為脈衝信號，其中，所述第一時鐘信號和所述第二時鐘信號互為反相信號。需要說明的是，起始信號、輸出信號、第一時鐘信號和第二時鐘信號的高電平的電平值可以選10V，低電平的電平值可以選-5V，也可以根據電晶體的設計類型和實際需要進行設定。
[0036]在上述實施例一中，進一步地，所述第一電平信號和所述第二電平信號均為恆定信號。需要說明的是，當上述第一電晶體到第五電晶體均為PMOS管時，第一電平信號為高電平信號，電平值可以選為10V，第二電平信號為低電平信號，電平值可以選為-5V ;當上述的第一電晶體到第五電晶體均為匪OS管時，第一電平信號為低電平信號，電平值可以選為-5V，第二電平信號為高電平信號，電平值可以選為1V。除此之外，也可以根據實際需要設定第一電平信號和第二電平信號的電平值。
[0037]基於上述原理，反相器的電路結構有多種具體的實現方式，例如第二電晶體的柵極電連接的位置和第二電容電連接的位置等，在能夠實現反相器功能的情況下，當第一時鐘信號由低電平變成高電平(下面以第一電晶體到第五電晶體均為PMOS管為例進行說明)時，只要輸出信號不受第一時鐘信號變化的影響並保持穩定即可，下面將就優選實施例進行詳細說明。
[0038]實施例二
[0039]圖2a是本發明實施例二提供的一種反相器的電路圖。參見圖2a，本發明實施例二的反相器包括:第一電晶體MP1、第二電晶體MP2、第三電晶體MP3、第四電晶體MP4、第五電晶體MP5、第一電容Cl和第二電容C2 ;所述第一電晶體MPl的柵極電連接用於接收起始信號的起始信號輸入端IN，源極電連接用於接收第一電平信號的第一電平信號輸入端VGH，漏極電連接所述第二電晶體MP2的源極和所述第五電晶體MP5的柵極；所述第二電晶體MP2的柵極與其漏極電連接，漏極通過所述第一電容Cl與用於接收第一時鐘信號的第一時鐘信號輸入端CK電連接；所述第三電晶體MP3的柵極電連接用於接收第二時鐘信號的第二時鐘信號輸入端CKB，源極電連接所述第二電晶體MP2的漏極，漏極電連接用於接收第二電平信號的第二電平信號輸入端VGL ;所述第四電晶體MP4的柵極電連接所述起始信號輸入端IN，源極電連接所述第一電平信號輸入端VGH，漏極電連接用於產生輸出信號的輸出端OUT ;所述第五電晶體MP5的柵極通過所述第二電容C2與所述輸出端OUT電連接，源極電連接所述輸出端0UT，漏極電連接所述第二電平信號輸入端VGL。
[0040]如上所述，本實施例在實施例一的基礎上，將第二電晶體MP2的柵極與其漏極電連接形成二極體的方式來阻止其反嚮導通；將第五電晶體MP5的柵極通過第二電容C2與輸出端OUT電連接來實現通過第二電容維持其柵極的電位。
[0041]圖2b是圖2a中的反相器的各個信號的波形圖。如圖2b所示，INS代表起始信號、CKS代表第一時鐘信號、CKBS代表第二時鐘信號、VGHS代表第一電平信號、VGLS代表第二電平信號以及OUTS代表輸出信號。需要說明的是，在圖2b中，第一電平信號VGHS為恆定的高電平信號，第二電平信號VGLS為恆定的低電平信號。
[0042]圖3a_圖3c是圖2b中各個階段對應的電路圖。參見圖2b和圖3a_圖3c，所述反相器的工作狀態包括:
[0043]第一階段Tl，參見圖3a，高電平的起始信號INS控制第一電晶體MPl和第四電晶體MP4關閉，低電平的第二時鐘信號CKBS控制第三電晶體MP3開啟，低電平的第二電平信號VGLS經第三電晶體MP3傳輸給第二電晶體MP2的柵極並控制其開啟，然後再經第二電晶體MP2傳輸給第五電晶體MP5的柵極並控制其開啟，第二電平信號VGLS經第五電晶體MP5傳輸到輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0044]第二階段T2，參見圖3b，低電平的起始信號INS控制第一電晶體MPl和第四電晶體MP4開啟，高電平的第一電平信號VGHS通過第一電晶體MPl傳輸給第五電晶體MP5的柵極並控制其關閉，高電平的第二時鐘信號CKBS控制第三電晶體MP3關閉，同時第一電平信號VGHS通過第四電晶體MP4傳輸到輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為高電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0045]需要說明的是，在第二階段T2中，高電平的第二時鐘信號CKBS控制第三電晶體MP3關閉，由於此階段的第一時鐘信號CKS為低電平，通過第一電容Cl的自舉效應(第一電容Cl的電荷守恆)，第二電晶體MP2的柵極的電位會變低，使得第二電晶體MP2開啟，高電平的第一電平信號VGHS通過第一電晶體MPl和第二電晶體MP2對第二電晶體MP2的柵極進行充電，使得第二電晶體MP2的柵極電位迅速達到第五電晶體MP5的柵極電壓與第二電晶體MP2的閾值電壓的絕對值之差時，第二電晶體MP2關閉，此時，第五電晶體MP5的柵極的電位仍為高電位。
[0046]第三階段T3，參見圖3a(此階段的電路圖與第一階段Tl的電路圖相同)，高電平的起始信號INS控制第一電晶體MPl和第四電晶體MP4關閉，低電平的第二時鐘信號CKBS控制第三電晶體MP3開啟，低電平的第二電平信號VGLS經第三電晶體MP3傳輸給第二電晶體MP2的柵極並控制其開啟，然後再經第二電晶體MP2傳輸給第五電晶體MP5的柵極並控制其開啟，第二電平信號VGLS經第五電晶體MP5傳輸到輸出端OUT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0047]需要說明的是，在第三階段T3中，低電平的第二時鐘信號CKBS控制第三電晶體MP3開啟，第二電晶體MP2的柵極的電位會變低，當達到第二時鐘信號CKBS的電平值與第三電晶體MP3的閾值電壓的絕對值之和時，第三電晶體MP3關閉(由於第三電晶體MP3的源極與第二電晶體MP2的柵極電連接)。並且當輸出信號OUTS由高電平變成低電平時，由於第二電容C2的自舉效應，第五電晶體MP5的柵極的電位變得更低，這樣可以保證第五電晶體MP5完全打開，輸出端OUT能夠完整地輸出第二電平信號VGLS的低電平，因此，當第一時鐘信號CKS低電平變成高電平時，第一時鐘信號CKS不會對第五電晶體MP5的柵極的電位產生影響，從而不會影響輸出端OUT產生的輸出信號OUTS的電平值，進而可以得到穩定的輸出信號OUTS。
[0048]第四階段T4，參見圖3c，高電平的起始信號INS控制第一電晶體MPl和第四電晶體MP4關閉，高電平的第二時鐘信號CKBS控制第三電晶體MP3關閉，第一時鐘信號CKS通過第一電容Cl控制第二電晶體MP2的柵極的電位以使第二電晶體MP2開啟，第二電晶體的柵極的電位通過第二電晶體MP2控制第五電晶體MP5的柵極電位以使第五電晶體MP5開啟，第二電平信號VGLS經第五電晶體MP5傳輸到輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0049]需要說明的是，在第四階段T4中，高電平的起始信號INS控制第一電晶體MPl關閉，高電平的第二時鐘信號CKBS控制第三電晶體MP3關閉，當第一時鐘信號CKS由高電平變成低電平時，由於第一電容Cl的自舉效應，第二電晶體MP2的柵極的電位變得更低，使得第二電晶體MP2開啟，並進一步使得第五電晶體MP5的柵極為低電位，第五電晶體MP5持續向輸出端OUT傳輸第二電平信號VGLS的電平值，因此，當第一時鐘信號CKS由高電平變成低電平時，不會影響輸出端OUT的輸出信號OUTS的電平值，進而可以得到穩定的輸出信號OUTS。
[0050]如圖2b可知，在相鄰兩個第二階段T2之間，反相器的工作狀態為第三階段T3和第四階段T4交替工作，由於本實施例的反相器在第三階段T3和第四階段T4中反相器的輸出信號OUTS不受第一時鐘信號CKS變化的影響，因此，本實施例的反相器可以得到穩定的輸出信號OUTS。
[0051]此外，圖2a僅是關於第五電晶體的柵極與第二電容電連接的一個具體的示例，在另一個具體示例中，參見圖4，第五電晶體MP5的柵極通過第二電容C2與第一電平信號輸入端VGH電連接。該反相器的工作狀態與圖2a所示的反相器的工作狀態相同，但是與圖2a所述的反相器相比，在第三階段T3內，第五電晶體MP5的柵極的電位不會因輸出信號OUTS由高電平變成低電平而變得更低。
[0052]實施例三
[0053]本發明圖5a是本發明實施例三提供的一種反相器的電路圖。參見圖5a，本發明實施例三的反相器包括:第一電晶體MP1、第二電晶體MP2、第三電晶體MP3、第四電晶體MP4、第五電晶體MP5、第一電容Cl和第二電容C2 ;所述第一電晶體MPl的柵極電連接用於接收起始信號的起始信號輸入端IN，源極電連接用於接收第一電平信號的第一電平信號輸入端VGH，漏極電連接所述第二電晶體MP2的源極和所述第五電晶體MP5的柵極；所述第二電晶體MP2的柵極與所述第二電平信號輸入端VGLS電連接，漏極通過所述第一電容Cl與用於接收第一時鐘信號的第一時鐘信號輸入端CK電連接；所述第三電晶體MP3的柵極電連接用於接收第二時鐘信號的第二時鐘信號輸入端CKB，源極電連接所述第二電晶體MP2的漏極，漏極電連接用於接收第二電平信號的第二電平信號輸入端VGL ;所述第四電晶體MP4的柵極電連接所述起始信號輸入端IN，源極電連接所述第一電平信號輸入端VGH，漏極電連接用於產生輸出信號的輸出端OUT ;所述第五電晶體MP5的柵極通過所述第二電容C2與所述輸出端OUT電連接，源極電連接所述輸出端0UT，漏極電連接所述第二電平信號輸入端VGL。
[0054]參見圖5a，本實施例在實施例一的基礎上，將第二電晶體MP2的柵極與所述第二電平信號輸入端VGLS電連接，使得第二電晶體MP2處於持續導通狀態，從而可以阻止第二電晶體MP2的反嚮導通；將第五電晶體MP5的柵極通過第二電容C2與輸出端OUT電連接來實現通過第二電容維持其柵極的電位。
[0055]圖5b是圖5a中的反相器的各個信號的波形圖。如圖5b所示，INS代表起始信號、CKS代表第一時鐘信號、CKBS代表第二時鐘信號、VGHS代表第一電平信號、VGLS代表第二電平信號以及OUTS代表輸出信號。需要說明的是，在圖5b中，第一電平信號VGHS為恆定的高電平信號，第二電平信號VGLS為恆定的低電平信號。
[0056]圖6a_圖6c是圖5b中各個階段對應的電路圖。參見圖5b和圖6a_圖6c，所述反相器的工作狀態包括:
[0057]第一階段Tl，參見圖6a，高電平的起始信號INS控制所述第一電晶體MPl和所述第四電晶體MP4關閉，低電平的第二時鐘信號CKBS控制所述第三電晶體MP3開啟，低電平的第二電平信號VGLS控制所述第二電晶體MP2開啟，所述第二電平信號VGLS依次經所述第三電晶體MP3和所述第二電晶體MP2傳輸給所述第五電晶體MP5的柵極並控制其開啟，所述第二電平信號VGLS經所述第五電晶體MP5傳輸到所述輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0058]第二階段T2，參見圖6b，低電平的起始信號INS控制所述第一電晶體MPl和所述第四電晶體MP4開啟，高電平的第一電平信號VGHS通過所述第一電晶體MPl傳輸給所述第五電晶體MP5的柵極並控制其關閉，低電平的第二電平信號VGLS繼續控制所述第二電晶體MP2開啟，高電平的第二時鐘信號CKBS控制所述第三電晶體MP3關閉，同時所述第一電平信號VGHS通過所述第四電晶體MP4傳輸到所述輸出端OUT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為高電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0059]第三階段T3，參見圖6a(此階段的電路圖與第一階段Tl的電路圖相同)，高電平的起始信號INS控制所述第一電晶體MPl和所述第四電晶體MP4關閉，低電平的第二時鐘信號CKBS控制所述第三電晶體MP3開啟，低電平的第二電平信號VGLS繼續控制所述第二電晶體T2開啟，所述第二電平信號VGLS依次經所述第三電晶體MP3和所述第二電晶體MP2傳輸給所述第五電晶體MP5的柵極並控制其開啟，所述第二電平信號VGLS經所述第五電晶體MP5傳輸到所述輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0060]需要說明的是，在第三階段T3中，低電平的第二時鐘信號CKBS控制第三電晶體MP3開啟，低電平的第二電平信號VGLS依次經第三電晶體MP3和第二電晶體MP2傳輸到第五電晶體MP5的柵極。並且當輸出信號OUTS由高電平變成低電平時，由於第二電容C2的自舉效應，第五電晶體MP5的柵極的電位變得更低，這樣可以保證第五電晶體MP5完全打開，輸出端OUT能夠完整地輸出第二電平信號VGLS的低電平，因此，當第一時鐘信號CKS低電平變成高電平時，第一時鐘信號CKS不會對第五電晶體MP5的柵極的電位產生影響，從而不會影響輸出端OUT產生的輸出信號OUTS的電平值，進而可以得到穩定的輸出信號0UTS。
[0061]第四階段T4，參見圖6c，高電平的起始信號INS控制所述第一電晶體MPl和所述第四電晶體MP4關閉，高電平的第二時鐘信號CKBS控制所述第三電晶體MP3關閉，低電平的第二電平信號VGLS繼續控制所述第二電晶體T2開啟，低電平的第一時鐘信號CKS通過所述第一電容Cl控制所述第二電晶體MP2的漏極的電位，所述第二電晶體MP2的漏極的電位通過所述第二電晶體MP2控制所述第五電晶體MP5的柵極電位以使所述第五電晶體MP5開啟，所述第二電平信號VGL經所述第五電晶體MP5傳輸到所述輸出端0UT，作為該階段的輸出信號0UTS，且該階段的輸入信號OUTS為低電平，是起始信號INS的反相信號，因此，該階段實現了反相器的功能。
[0062]需要說明的是，在第四階段T4中，高電平的起始信號INS控制第一電晶體MPl關閉，高電平的第二時鐘信號CKBS控制第三電晶體MP3關閉，當第一時鐘信號CKS由高電平變成低電平時，由於第一電容Cl的自舉效應，第二電晶體MP2的漏極的電位變得更低，通過開啟的第二電晶體MP2，進一步使得第五電晶體MP5的柵極為低電位，第五電晶體MP5持續向輸出端OUT傳輸第二電平信號VGLS的電平值，因此，當第一時鐘信號CKS由高電平變成低電平時，不會影響輸出端OUT的輸出信號OUTS的電平值，進而可以得到穩定的輸出信號OUTS。
[0063]如圖5b可知，在相鄰兩個第二階段T2之間，反相器的工作狀態為第三階段T3和第四階段T4交替工作，由於本實施例的反相器在第三階段T3和第四階段T4中反相器的輸出信號OUTS不受第一時鐘信號CKS變化的影響，因此，本實施例的反相器可以得到穩定的輸出信號OUTS。
[0064]此外，圖5a僅是關於第五電晶體的柵極與第二電容電連接的一個具體的示例，在另一個具體示例中，參見圖7，第五電晶體MP5的柵極通過第二電容C2與第一電平信號輸入端VGH電連接。該反相器的工作狀態與圖5a所示的反相器的工作狀態相同，但是與圖5a所述的反相器相比，在第三階段T3內，第五電晶體ΜΡ5的柵極的電位不會因輸出信號OUTS由高電平變成低電平而變得更低。
[0065]實施例四
[0066]本發明實施例四提供一種驅動電路。圖8是本發明實施例四提供的一種驅動電路的結構示意圖。參見圖8，所述驅動電路可以包括:η級移位寄存器和η個反相器，其中，η為大於I的整數；η級移位寄存器包括第一級移位寄存器到第η級移位寄存器(分別與SRl-SRn對應)，η個反相器包括第一反相器到第η反相器(分別與SFl-SFn對應)；每一級移位寄存器各有一個輸入端(分別為RINl-RINn)和一個輸出端(分別為ROUTl-ROUTn)，每一個反相器各有一個輸入端(分別為FINl-FINn)和一個輸出端(分別為FOUTl-FOUTn)；第一級移位寄存器SRl的輸入端RINl作為驅動電路的輸入端，從第二級移位寄存器SR2開始，每一級移位寄存器的輸入端與其前一級的移位寄存器的輸出端電連接，並且每i級移位寄存器的輸出端ROUTi與第i個反相器的輸入端FINi電連接，其中，I < i Sn，各個反相器的輸出端作為驅動電路相應的輸出端，各個反相器對與其電連接的移位寄存器的輸出信號進行反相處理，必將所得到的反相信號作為驅動電路的輸出信號。其中，本實施例中的η個反相器為上述實施例一到實施例三中各個實施例所述的反相器。
[0067]本發明實施例四提供的驅動電路，採用了輸出信號穩定的反相器，因此，所述驅動電路可以輸出穩定的輸出信號。
[0068]實施例五
[0069]本發明實施例五提供一種顯示面板。圖9a是本發明實施例五提供的一種顯示面板的結構示意圖。參見圖9a，本實施例中的顯示面板包括:第一基板11和與第一基板11相對設置的第二基板12，其中，所述第一基板11可以為彩膜基板、封裝玻璃(Cover Glass)或者蓋板玻璃(Cover Lens)等，所述第二基板12可以為像素陣列基板。
[0070]圖9b是本發明實施例五提供的一種第二基板的結構示意圖。參見圖％，第二基板為像素陣列基板時，可以包括:掃描驅動電路121、數據驅動電路122、發射驅動電路123、m條掃描線(S1、S2……、Sm)、k條數據線(D1、D2……、Dk)、m條發射驅動線(E1、E2、……、Em)以及多個像素124 ;其中，本實施例中的發射驅動電路123為上述實施例四所述的驅動電路，在本實施例中不再贅述。
[0071]具體地，本實施例中的掃描驅動電路121，用於向各條掃描線(S1、S2……、Sn)提供掃描信號；數據驅動電路122，用於向各條數據線(Dl、D2……、Dm)提供數據信號；發射驅動電路123，用於向各條發射驅動線(E1、E2、……、Em)提供發射驅動信號，以使像素124中的像素補償電路完成節點初始化、閾值補償和數據寫入等；像素124分別設置在掃描線和數據線交叉形成的區域中。
[0072]本發明實施例五提供的顯示面板，通過在顯示面板的第二基板中採用輸出信號穩定的發射驅動電路，可以使第二基板中的像素能夠穩定地工作，從而可以使相應的顯示面板達到更好的顯示效果。
[0073]注意，上述僅為本發明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發明不限於這裡所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調整和替代而不會脫離本發明的保護範圍。因此，雖然通過以上實施例對本發明進行了較為詳細的說明，但是本發明不僅僅限於以上實施例，在不脫離本發明構思的情況下，還可以包括更多其他等效實施例，而本發明的範圍由所附的權利要求範圍決定。
【權利要求】
1.一種反相器，其特徵在於，包括:第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第一電容和第二電容； 所述第一電晶體的柵極電連接用於接收起始信號的起始信號輸入端，源極電連接用於接收第一電平信號的第一電平信號輸入端，漏極電連接所述第二電晶體的源極和所述第五電晶體的柵極； 所述第二電晶體的漏極通過所述第一電容與用於接收第一時鐘信號的第一時鐘信號輸入端電連接； 所述第三電晶體的柵極電連接用於接收第二時鐘信號的第二時鐘信號輸入端，源極電連接所述第二電晶體的漏極，漏極電連接用於接收第二電平信號的第二電平信號輸入端； 所述第四電晶體的柵極電連接所述起始信號輸入端，源極電連接所述第一電平信號輸入端，漏極電連接用於產生輸出信號的輸出端； 所述第五電晶體的源極電連接所述輸出端，漏極電連接所述第二電平信號輸入端； 其中，所述第二電晶體通過其柵極的控制來阻止所述第二電晶體反嚮導通，所述第二電容用於維持所述第五電晶體的柵極的電位以及所述起始信號和所述輸出信號互為反相信號。
2.根據權利要求1所述的反相器，其特徵在於，所述第五電晶體的柵極通過所述第二電容與所述輸出端電連接；或者 所述第五電晶體的柵極通過所述第二電容與所述第一電平信號輸入端電連接。
3.根據權利要求2所述的反相器，其特徵在於，所述第二電晶體的柵極與其漏極電連接。
4.根據權利要求3所述的反相器，其特徵在於，所述反相器的工作狀態包括: 第一階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體開啟，所述第二電平信號經所述第三電晶體傳輸給所述第二電晶體的柵極並控制其開啟，然後再經所述第二電晶體傳輸給所述第五電晶體的柵極並控制其開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號； 第二階段，所述起始信號控制所述第一電晶體和所述第四電晶體開啟，所述第一電平信號通過所述第一電晶體傳輸給所述第五電晶體的柵極並控制其關閉，所述第二時鐘信號控制所述第三電晶體關閉，同時所述第一電平信號通過所述第四電晶體傳輸到所述輸出端，作為該階段的輸出信號； 第三階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體開啟，所述第二電平信號經所述第三電晶體傳輸給所述第二電晶體的柵極並控制其開啟，然後再經所述第二電晶體傳輸給所述第五電晶體的柵極並控制其開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號； 第四階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體關閉，所述第一時鐘信號通過所述第一電容控制所述第二電晶體的柵極的電位以使所述第二電晶體開啟，所述第二電晶體的柵極的電位通過所述第二電晶體控制所述第五電晶體的柵極電位以使所述第五電晶體開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號。
5.根據權利要求2所述的反相器，其特徵在於，所述第二電晶體的柵極與所述第二電平信號輸入端電連接。
6.根據權利要求5所述的反相器，其特徵在於，所述反相器的工作狀態包括: 第一階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體開啟，所述第二電平信號控制所述第二電晶體開啟，所述第二電平信號依次經所述第三電晶體和所述第二電晶體傳輸給所述第五電晶體的柵極並控制其開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號； 第二階段，所述起始信號控制所述第一電晶體和所述第四電晶體開啟，所述第一電平信號通過所述第一電晶體傳輸給所述第五電晶體的柵極並控制其關閉，所述第二電平信號繼續控制所述第二電晶體開啟，所述第二時鐘信號控制所述第三電晶體關閉，同時所述第一電平信號通過所述第四電晶體傳輸到所述輸出端，作為該階段的輸出信號； 第三階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體開啟，所述第二電平信號繼續控制所述第二電晶體開啟，所述第二電平信號依次經所述第三電晶體和所述第二電晶體傳輸給所述第五電晶體的柵極並控制其開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號; 第四階段，所述起始信號控制所述第一電晶體和所述第四電晶體關閉，所述第二時鐘信號控制所述第三電晶體關閉，所述第二電平信號繼續控制所述第二電晶體開啟，所述第一時鐘信號通過所述第一電容控制所述第二電晶體的漏極的電位，所述第二電晶體的漏極的電位通過所述第二電晶體控制所述第五電晶體的柵極電位以使所述第五電晶體開啟，所述第二電平信號經所述第五電晶體傳輸到所述輸出端，作為該階段的輸出信號。
7.根據權利要求1所述的反相器，其特徵在於，所述第一電晶體、第二電晶體、第三電晶體、第四電晶體和第五電晶體均為NMOS管或者PMOS管。
8.根據權利要求1所述的反相器，其特徵在於，所述起始信號、所述輸出信號、所述第一時鐘信號和所述第二時鐘信號均為脈衝信號，其中，所述第一時鐘信號和所述第二時鐘信號互為反相信號。
9.根據權利要求1所述的反相器，其特徵在於，所述第一電平信號和所述第二電平信號均為恆定信號。
10.一種驅動電路，其特徵在於，包括如權利要求1-9中任一項所述的反相器。
11.一種顯示面板，其特徵在於，包括如權利要求10所述的驅動電路。
【文檔編號】G09G3/32GK104269137SQ201410538426
【公開日】2015年1月7日 申請日期:2014年10月13日 優先權日:2014年10月13日
【發明者】錢棟, 李玥, 張通, 王志良, 羅麗媛 申請人:上海天馬有機發光顯示技術有限公司, 天馬微電子股份有限公司