鐵電電晶體、其在存儲單元系統內的應用及其製法的製作方法

2023-07-24 02:55:31 1

專利名稱：鐵電電晶體、其在存儲單元系統內的應用及其製法的製作方法
技術領域：
本發明涉及具有兩個源/漏極區，一個溝道區和一個柵極的一種鐵電電晶體，其中在柵極和溝道區之間提供一個由鐵電材料製成的層。該電晶體的電導率與鐵電材料層的極化狀態有關。這種鐵電電晶體將從非易失存儲器角度進行研究。在此對數字信息的兩種不同的邏輯值安排鐵電材料層的兩種不同極化狀態。這種鐵電電晶體的其它使用可能性，例如有神經網絡。
眾所周知(參閱例如T.Nakamura,Y.Nakao,A,Kamisawa,H.Takasu；單一電晶體的鐵電存儲單元，IEEE,ISSCC,1995,68～69頁)，鐵電電晶體用作存儲單元系統的存儲單元。這時每一隻鐵電電晶體連接在供電電壓導線和位線之間。選擇通過一背柵(back gate)實現。這時應用的鐵電電晶體在鐵電層和柵氧化物之間具有浮柵極，其電荷經鐵電層的極化狀態控制。
已經指出，在讀出信息時，在未被選擇的存儲單元上電壓也下降，該電壓可以導至在單個存儲單元內儲存的信息的畸變。這種畸變歸結為鐵電材料內具有統計本質的疇的翻轉過程，並在較低電壓下已經可以引起。
因此本發明的任務是提供適合存儲單元系統的存儲單元用的鐵電電晶體，並在其中避免在讀出過程改變儲入的信息。此外，應提供其製造方法。
本任務通過權利要求1的鐵電電晶體以及權利要求11的其製法解決。本發明的其它擴展源自其餘的權利要求。
鐵電電晶體具有安排在半導體襯底中的兩個源/漏區。所有半導體材料適用於半導體襯底，尤其是單晶矽。這時半導體襯底可以是單晶矽片也可以是SOI襯底。
在兩個源/漏區之間，在半導體襯底表面安排了第1柵中間層和第1柵極，其中，第1柵中間層至少包含一鐵電層。在源/漏區之間的連接線方向除第1柵中間層外安排了第2柵中間層和第2柵極，其中，第2柵中間層包含介電層。第1柵極和第2柵極經一個二極體結構彼此連接。
在該鐵電電晶體內，沿著源/漏區之間的連接線並列安排了第1柵極和第2柵極，因此，鐵電電晶體的溝道區被分開了，其中安排在第1柵極之下的一部分溝道區通過在第1柵極上的有效電荷進行控制，安排在第2柵極之下的一部分溝道區通過在第2柵極上的有效電荷進行控制。在源/漏區之間只有當不僅在第1柵極之下的溝道區部分而且在第2柵極之下的溝道區部分導通時，才流過電流。
二極體結構是如此加偏置的，以致於在第2柵極上加電壓時，該電極控制在第2柵極之下溝道區的電導率，二極體結構為反向，並因此將第1柵極與該電壓分離。
在鐵電電晶體用作數字信息的存儲器時，在鐵電層內兩個極化狀態分配給邏輯值。在其中一個極化狀態，在第1柵極和鐵電層之下的溝道區導通，而在另一極化狀態則不導通。
因為第1柵極和第2柵極並列安排在源/漏區之間的連接線方向，所以對讀出過程，控制第2柵極已足夠。在第1柵極之下的溝道區是否導通是與鐵電層的極化狀態有關的。通過如此控制第2柵極，使得在第2柵極區內接通電晶體，讀出信息，其中評估是否有電流流過電晶體。
接在第1柵極和第2柵極之間的二極體結構保證，控制第2柵極的電壓只降落在第2柵極上。第1柵極是經二極體結構與該電壓分離，所以在鐵電層上沒有電壓降。因此，避免鐵電層極化的改變，並避免因此引起的存儲信息的改變。
另可選擇地可以把電壓加到第2柵極上，以便使鐵電層極化。這可以用來寫入和擦除信息。
在此，通過大於二極體結構反向電壓的電壓可以實現信息的寫入，並且鐵電層在某一個方向極化。
通過具有另一符號的電壓實現信息的擦除，該電壓使二極體結構在通導方向偏置，並且在鐵電層上的電壓降使其在另一方向極化。
信息寫入和擦除的概念在這方面也可以反過來應用。
第2柵極中間層和第2柵極優先各自由兩個部分結構組成，這兩個部分結構對第1柵極中間層鏡面對稱安排。第2柵極的兩個部分結構彼此電連接。這種安排具有優點，即加在第2柵極上的電壓在讀出操作時引起這樣一種電場，使得鐵電層處在等位線上，並因此絕對不會出現鐵電層極化的改變。本發明的這種擴展對幹擾特別不敏感。
在半導體襯底表面和鐵電層之間，提供使鐵電層澱積容易的介質層是有利的。
考慮到鐵電電晶體的製造，安排在半導體表面和鐵電層之間的第1柵中間層內的介質層，和作為第2柵中間層組成部分的介質層形成連貫的電層是有利的，在其表面製造由鐵電層和第1柵極形成的疊層。
第1柵極和/或第2柵極優先是二極體結構的組成部分。按這方式降低了二極體結構的佔有面積。
在第1柵極優先具有摻雜第1導電類型雜質的多晶矽。第2柵極也是多晶矽，它具有與第1導電類型雜質相反的第2導電類型雜質的摻雜。這時第1柵極與第2棚極鄰接，所以二極體結構由第1柵極和第2柵極形成。在這種布局中的鐵電電晶體運行只需3條引線，兩條在源/漏區，一條在第2柵極。另可選擇地，在這種布局內，第1柵極和第2柵極分別由相應摻雜的外延生長矽形成。
由於技術上的原因，在鐵電層和第1柵極之間提供例如由鉑製成的輔助層是有利的，它可以避免鐵電層不希望的特性，如例如疲勞或印跡電阻(lmprint Reistance)。
在本發明的框架內，第1柵中間層包含由CeO2,ZrO2,Y2O3或具有儘可能大介質極化率的其它氧化物例如SrTiO3。特別適合第2柵中間層內的介質層的有SiO2,CeO2,ZrO2,Y2O3或其它具有儘可能大介質極化率的其它氧化物，例如SrTiO3。另外，鐵電層可以由鍶-鉍-鉭酸鹽(SBT)，鉛-鋯-鈦酸鹽(PZT)鋰-鈮酸鹽(LiNbO3)或鋇-鍶-鈦酸鹽(BST)製成。
鐵電電晶體是可以有利地用作存儲單元系統內的存儲單元的。這時考慮到在信息讀、寫、擦時存儲單元裝置的抗幹擾性，在每一存儲單元除鐵電電晶體外附加提供一個具有控制極的選擇電晶體。此外，存儲單元系統具有字線、位線和電源線，其中字線與電源線和位線交叉。存儲單元之一的鐵電電晶體各自連接在二相鄰的位線之間。選擇電晶體連接在第2柵極和電源線之一之間。選擇電晶體的控制極分別與字線之一連接。
本發明依靠實施例和附圖詳細說明如下。


圖1示出通過一隻鐵電電晶體的一個剖面。
圖2示出通過一隻鐵電電晶體的一個剖面，其中，第1柵中間層和第2柵中間層具有連貫的介質層。
圖3到5示出製造圖2所示的鐵電電晶體的步驟。
圖6示出存儲單元系統的電路簡圖。
在由單晶矽製造的p摻雜的半導體襯底11內安排兩個源/漏區12。在源/漏區12之間，在半導體襯底11的表面上，安排第1柵中間層13和第1柵極14(參閱圖1)。第1柵中間層13，在源/漏區12之間在連接線方向，具有比相應於源/漏區12之間的間距更小的尺寸。第1柵中間層13具有第1介質層131和鐵電層132。第1介質層131包含CeO2，並具有5到10nm的厚度。鐵電層132具有50到100nm的厚度，並含有鍶-鉍-鉭酸鹽(BST)，或鉛-鋯-鈦酸鹽(PZT)。第1柵極14具有30到50nm的厚度，並由具有摻雜濃度為幾個1019cm-3的p+摻雜的多晶矽形成。在第1柵極14和鐵電層132之間安排保護鐵電層132、厚度30nm、及由鉑製成的輔助層15。
除第1介質層131外，安排了層厚5到10nm、由SiO2製成的第2介質層16。第2介質層16由兩部分構成，其中，一部分安排在源/漏區12之一和第1介質層131之間，而另一部分安排在另一源/漏區12和第1介質層131之間。第2介質層16的兩部分，對第1介質層131鏡面對稱安排。第2介質層16的兩部分起著第2柵中間層的作用。由n+摻雜的多晶矽製成的第2柵極17安排在第2介質層16之上。第2柵極17復蓋在第1柵極14上，使它在圖1所示的剖面具有U型橫截面。因此安排在第2介質層16的兩部分的表面上的第2柵極17的兩部分彼此電連接。此外，第2柵極17對第1柵極14的表面鄰接。第1柵極14和第2柵極17共同形成二極體結構。
為了把信息寫入鐵電電晶體內，由第1柵極14和第2柵極17形成的pn結在導通方向運行，即一個負電壓脈衝加到n+摻雜的第2柵極17上。因此鐵電層132如此極化，使得安排在第1柵中間層13之下的溝道區部分處於蓄電狀態並因此阻塞。
反之，為了存儲電晶體的讀出，由第1柵極14和第2柵極17構成的pn結在低於擊穿電壓之下的反向運行。因此，經第2柵極17，在鐵電層132的兩側，溝道區進入逆轉(Inversion)，而這時並不改變鐵電層132的極化狀態。只有當鐵電層如此極化時，使得處於第1柵中間層13之下，即在鐵電層132之下的溝道區部分逆轉時，電流才流經電晶體。其它情況，沒有電流流過電晶體。因此，對不同邏輯信息分配「電流流過電晶體」或「沒有電流流過電晶體」的狀態。
為了擦除在鐵電層132內已存儲的信息，由第1柵極14和第2柵極17構成的pn結，在超過其擊穿電壓的反向運行。因此，鐵電層132是如此極化的，使得在第1柵中間層13之下的溝道區處於逆轉狀態，因此導通。
在另一實施例(看圖2)，半導體襯底21具有兩個源/漏區22，它具有類似於依靠圖1所作的說明的構成。在源/漏區22之間，介質層26安排在半導體襯底21的表面上，該介質層具有5到10nm層厚，由CeO2或ZrO2形成。在介質層26表面上安排了鐵電層23，對襯底21平行的其截面積小於介質層26的截面。介質層26側向超出鐵電層23。在鐵電層23的表面上安排了輔助層25，並在輔助層25的表面上安排了第1柵極24。此外，提供第2柵極27，它在鐵電層23的兩側與介質層26的表面相遇，並且復蓋第1柵極24。鐵電層23，輔助層25，第1柵極24和第2柵極27與圖1的說明類似，實現。圖1所示鐵電電晶體的運行方式與圖1所示的說明類似。
為了製造圖2所示鐵電電晶體，在半導體襯底21的表面上澱積介質層26，在襯底中首先通過絕緣技術，例如LOCOS技術或STI(淺溝槽隔離技術)定義(未示出)有源區和非有源區，並且按照已知的方式注入形成槽(未示出)。鐵電層23用單級或多級溶膠-凝膠法或用CVD工藝沉積到介質層26上。然後在700℃進行退火，以便鐵電層23進入所希望的鐵電相。隨後通過濺射，將鉑輔助層25沉積在鐵電層23的表面。p摻雜多晶矽層24′澱積到輔助層25上(看圖3)。
接著，在應用確定第1柵極24形狀的光刻膠掩模情況下，對p+摻雜的多晶矽層24′，輔助層25和鐵電層23直到介質層26的表面進行結構化。為此，使用多級刻蝕法，其中為了p+摻雜多晶矽層24′的結構化，用HBr或HCl，為了鐵電層26的輔助層25的結構化，用Cl2和/或Ar添加重的氣體例如SF6,BCl3。
接著，澱積具有厚度120到150nm的n摻雜多晶矽層27′。在隨後的多級刻蝕過程中，n摻雜多晶矽層27′和介質層26結構化，其中，形成第2柵極27。第2柵極27在兩側側向搭接第1柵極24。為了n摻雜多晶矽層27′結構化，用HBr或HCl，為了介質層26結構化用Cl,Ar或Cl和Ar的混合物添加重的氣體例如SF6,BCl3(參閱圖5)。
隨後，對第2柵極24自對準地，通過注入砷來注入源/漏區22。藉此製成圖2所示的鐵電電晶體。
本製法可以多種方式改變。尤其是為了確定鐵電層23的所希望的鐵電相的退火，也可以在澱積p摻雜多晶矽層24之後，如果必須的溫度足夠低，以致於在輔助層25上和在第1電極下沒有SiO2形成，或者優先在澱積輔助層25之後進行。此外，在第1柵極24結構化時，介質層26直到半導體襯底21的表面共同被結構化，並在形成第1柵極24之後進行退火。在這種情況下，在這退火時，在半導體襯底21的表面上，第1柵極24的側向形成SiO2層，該SiO2層隨後作為在第1柵極24的側向在第2柵極27之下的柵氧化物應用。在這種情況下，退火優先是這樣進行的，並非同時在第1柵極24和輔助層25之間形成SiO2層。
此外，能夠製成具有LDD剖面的源/漏區22。為此目的，隨著方法的進行，在第2柵極27的側邊形成側牆。
在實施例內說明了n溝道電晶體的構造。本發明對p溝道電晶體是類似地可實現的，在這種情況下，所有電導率類型應相應地進行更換。
在存儲單元系統內提供許多存儲單元，其中每一個具有一隻鐵電電晶體FT和一隻選擇電晶體AT(參閱圖6)。鐵電電晶體FT分別如圖1或圖2說明那樣實現。選擇電晶體作為具有一個柵極的MOS電晶體實現。此外存儲單元系統包含字線WL，電源線VL，位線BL。字線WL與電源線VL和位線BL交叉。
每一存儲單元的鐵電電晶體FT分別接在兩相鄰的位線BL之間。相應的存儲單元的選擇電晶體AT連接在鐵電電晶體FT的第2柵極和電源線VL之間。選擇電晶體AT的柵極與字線WL之一連接。
在存儲單元系統內存儲單元的選擇經相應的字線WL和相應的電源線VL實現。
存儲單元的讀出藉助在相鄰的位線BL之間的通流測試來實現，相應的鐵電電晶體FT連接在這些位線之間。為了讀出信息，從屬的電源線VL加電壓電平，以致於第1柵極和第2柵極形成的pn結在鐵電電晶體內在阻塞方向在擊穿電壓之下運行。這時第2柵極在鐵電層的側向鐵電電晶體的溝道區局部逆轉，而並不改變這時鐵電層的極化狀態。只有當鐵電層如此極化，使得在鐵電層之下溝道區也逆轉時，才有電流流過鐵電電晶體。只有當所選擇的鐵電電晶體FT接入時，即，當鐵電層相應地極化時，在相鄰的位線BL之間才有電流流過。
為了在存儲單元的鐵電電晶體FT內寫入信息，也經相應的字線WL和相應的電源線VL實現選擇。在這種情況下，相應的電源線VL加一電平，通過它由鐵電電晶體FT的第1柵極和第2柵極形成的pn結在導通方向運行。因此，鐵電層是如此極化的，以致於在鐵電層下的溝道區處於蓄電狀態，並因此阻塞。
為了擦除在存儲單元的鐵電電晶體內的信息，也經字線WL和電源線VL選擇存儲單元。這樣一種電壓電平加到電源線VL上，使得由鐵電電晶體的第1柵極和第2柵極形成的pn結，在反方向，在其擊穿電壓之上運行。藉此，鐵電層是如此極化的，以致於在鐵電層以下的溝道區逆轉，並因此導通。
在讀、寫以及擦除過程，與同一位線BL或電源線VL連接的所有其它存儲單元與其它字線連接。因此它不被選擇和阻塞。
不同的運行狀態，寫、讀和擦除經加到電源線上的不同電壓電平來調整。與圖1或2說明類似地建立，下述電平適於具有矯頑場強Ec約30kV/cm和相對介電常數εr約20的介質層131的鐵電材料的鐵電電晶體的存儲單元系統運行，讀+0.5V，寫+3V，擦除-3V。
權利要求
1．鐵電電晶體，-其中，在半導體襯底(11)內提供兩個源/漏區(12)，-其中，在半導體襯底(11)表面上在源/漏區(12)之間，安排一個第1柵中間層(13)和一個第1柵極(14)，其中第1柵中間層(13)至少包含一層鐵電層(132)，-其中，在源/漏區(12)之間，在源/漏區(12)之間的連接線方向除第1柵中間層(13)外安排一個第2柵中間層(16)和一個第2柵極(17)，其中第2柵中間層(16)包含介質層(16)，其中，第1柵極(14)和第2柵極(17)經二極體結構彼此連接。
2．根據權利要求1所述的鐵電電晶體，-其中，第2柵中間層(16)和第2柵極(17)分別由兩個部分結構組成，它們對第1柵中間層(13)鏡面對稱安排。-其中，第2柵極(17)的兩個部分結構彼此電連接。
3．根據權利要求1或2所述的鐵電電晶體，其中，第1柵中間層(13)包含一介質層(131)，它安排在半導體襯底(11)的表面和鐵電層(132)之間。
4．根據權利要求3所述的鐵電電晶體，其中，第1柵中間層的介質層(26)和第2柵中間層的介質層(26)構成為連貫的介質層(26)。
5．根據權利要求1到4之一所述的鐵電電晶體，其中，第1柵極(14)和/或第2柵極(17)是二極體結構的組成部分。
6．根據權利要求5所述的鐵電電晶體，-其中，第1柵極(14)具有第1導電類型摻雜的多晶矽，-其中，第2柵極(17)具有與第1導電類型相反的第2導電類型摻雜的多晶矽，-其中，第1柵極(14)與第2柵極(17)鄰接。
7．根據權利要求1到6之一所述的鐵電電晶體，其中，在鐵電層(132)和第1柵極(14)之間提供一輔助層(15)。
8．根據權利要求1到7之一所述的鐵電電晶體，-其中，第1柵中間層包含CeO2,ZrO2或Y2O3,SrTiO3，-其中，第2柵中間層(16)包含SiO2,CeO2,ZrO2或SrTiO3，-其中，鐵電層(132)包含鍶-鉍-鉭酸鹽(SBT)，鉛-鋯-鈦酸鹽(PZT)，鋰-鈮酸鹽(LiNbO3)或鋇-鍶-鈦酸鹽(BST)，-其中，半導體襯底(11)包含單晶矽。
9．具有存儲單元的存儲單元系統，這些存儲單元分別包含一隻根據權利要求1到8之一所述的鐵電電晶體(FT)。
10．根據權利要求9所述的存儲單元系統，-其中，提供字線(WL)，位線(BL)和電源線(VL)，其中字線(WL)與電源線和位線交叉。-其中，每一存儲單元除了鐵電電晶體(FT)之外，還額外具有一個包含一控制極的選擇電晶體(AT)，-其中，存儲單元之一的鐵電電晶體(FT)分別連接在相鄰位線(BL)之間，-其中，選擇電晶體(AT)連接在鐵電電晶體(FT)的第2柵極和電源電壓線(VL)之間。-其中，選擇電晶體(AT)的控制極與字線(WL)之一相連。
11．鐵電電晶體的製法，-其中，介質層(26)，鐵電層(23)和第1電極層(24′)沉積到半導體襯底(21)表面上，-其中，第1電極層(24′)和鐵電層(23)一起結構化，其中形成第1柵極(24)，-其中，沉積第2電極層(27′)，並如此結構化，使得形成與第1柵極(24)鄰接並與第1柵極(24)側向搭接的第2柵極(27)，-其中，第1柵極(24)和第2柵極(27)的材料彼此是如此協調的，使得第1柵極(24)和第2柵極(27)形成一個二極體結構。
12．鐵電電晶體的製法，-其中，第1柵中間層(26)，鐵電層(23)和第1電極層(24′)沉積到半導體襯底(21)的表面上，-其中，第1電極層(24′)和鐵電層(23)和第1柵中間層(26)一起結構化，其中形成第1柵極(24)，-其中，在第1柵中間層(26)的側向產生具有介質層的第2柵中間層(16)，-其中，沉積第2電極層(27′)，並如此結構化，使得形成與第1柵極(24)鄰接並與第1柵極(24)側向搭接的第2柵極(27)，-其中，第1柵極(24)和第2柵極(27)的材料彼此是如此協調的，使得第1柵極(24)和第2柵極(27)形成一個二極體結構。
13．根據權利要求11或12所述的製法，-其中，輔助層(25)沉積在鐵電層(23)和第1電極層(24′)之間，該輔助層(25)與鐵電層(23)和第1電極層(24′)一起結構化。
全文摘要
本發明涉及適合於存儲單元用的鐵電電晶體,該鐵電電晶體在半導體襯底(11)的表面,在源/漏區12之間,具有第1柵中間層(13)和第1柵極(14),其中第1柵中間層(13)包含至少一層鐵電層(132)。在源/漏區(12)之間,除第1柵中間層(13)外安排第2柵中間層(16)和第2柵極(17),其中第2柵中間層(16)包含一個介質層。第1柵極(14)和第2柵極(17)經一個二極體結構彼此連接。
文檔編號H01L27/105GK1325549SQ99812985
公開日2001年12月5日 申請日期1999年7月5日 優先權日1998年9月7日
發明者T·P·哈尼德爾, H·雷辛格, R·斯滕格爾, H·巴赫霍菲爾, H·溫德特, W·亨萊恩 申請人:因芬尼昂技術股份公司