應用於源極端感應存儲器的偏壓及屏蔽電路與操作方法

2023-07-15 20:32:01

專利名稱：應用於源極端感應存儲器的偏壓及屏蔽電路與操作方法
技術領域：
本發明涉及一種偏壓及屏蔽(Shidding)的電路與操作方法，且特別涉 及一種應用於源極端感測存儲器(Source Side Sensing Memory)的偏壓及屏 蔽的電路與操作方法。
背景技術：
隨著科技的發展，非易失性(Non-volatile)存儲器，例如是快閃記憶體(flash) 是以廣泛地應用在各種電子產品中。在快閃記憶體儲器裝置中記錄數據的讀取操 作中，是使用感測電路來感測目標存儲單元(Cell)的存儲單元電流，請參照 圖1，其表示傳統快閃記憶體裝置的存儲單元矩陣的示意圖。當存儲單元Ca是 被存取，存儲單元Ca的存儲單元電流II應被感測，以決定存儲單元Ca 儲存的數據數值。於感測操作時，感測電路100是與存儲單元Ca耦接。 由於存儲單元電流II難以檢測及進行屏蔽，感測電流12是被利用在感測 操作中，以得知存儲單元Ca的存儲單元電流Il的大小。存儲單元電流Il 及感測電流I2滿足方程式
11=12+13
13為經由存儲單元Cb分流的漏電流，其中存儲單元Cb是與存儲單 元Ca相鄰。漏電流D將影響感測電流II的精準度及影響感測電路100 感測到的數據數值的正確性。存儲單元電流與感測電流間的差值越小，感 測電路100執行的感測操作越精確。在此，存儲單元電流及感測電流間的 差值是定義為誤差電流。如此，如何設計出具有較小誤差電流及較精準的 數據數值感測結果的快閃記憶體電路為業界不斷致力的方向之一。

發明內容
本發明的目的是提供一種偏壓及屏蔽(Shielding)的電路，其可有效地
偏壓目標存儲單元(Cell)與相鄰存儲單元的源極電壓具有實質上相同的電
壓電位。偏壓及屏蔽的電路可有效地避免目標存儲單元的存儲單元電流受 到相鄰存儲單元的電晶體的源極電流的影響，如此，可有效地提升數據數 值檢測結果的正確性及提升感測單元的感測速度。
根據本發明提出一種偏壓(Biasing)與屏蔽(Shielding)的電路，應用在源 極端感測存儲器(Source Side Sensing Memory)中，用以避免源極端感測存 儲器的目標存儲單元(Cdl)輸出的感測電流受到第一相鄰存儲單元的源極 (Source)電流的影響，並提供感測電流至感測單元的感測節點。電路包括 預放電裝置、第一及第二篇壓單元、第一及第二電壓拉低單元及第一連接 單元。預放電裝置用以在第一控制信號的電位夠高時開啟，以設定感測節 點的電壓電位至負電壓電位。第一及第二偏壓單元用以響應於第二偏壓電 位來分別將目標存儲單元的源極電壓及相鄰存儲單元的源極電壓偏壓至 第一偏壓電位。其中，感測電流及源極電流分別流經第一及第二偏壓單元， 第一偏壓電位接近接地電位。第一及第二電壓拉低單元用以於第二控制信 號為低電位時分別拉低目標存儲單元及第一相鄰存儲單元的源極電壓接 近接地電位。第一連接單元用以於第二控制信號為高電位時接收流經第一 偏壓單元的感測電流，並輸出感測電流至感測節點。其中，第一相鄰存儲 單元的漏極是與目標存儲單元耦接。
為讓本發明的上述內容能更明顯易懂，下文特舉一較優實施例，並配 合所附圖示，作詳細說明如下


圖1為傳統快閃記憶體裝置的存儲單元矩陣的示意圖2為本發明較優實施例的快閃記憶體10的方塊圖3為圖2中屏蔽電路20的詳細電路圖4為圖3中屏蔽電路20的相關信號的波形圖5為按照本實施例的偏壓及屏蔽電路20的第二電路圖6為按照本實施例的偏壓及屏蔽電路20的第三電路圖。
主要組件符號說明M:快閃記憶體
Ca、 Cb:存儲單元 100:感測電路 10:快閃記憶體
12:源極端偏壓電路 14:列解碼器 16:存儲單元矩陣 18、 24: Y復用器 20:偏壓及屏蔽電路 22:感測單元 T(i,j):電晶體
BL1 BLN:位線 WL1 WLM:字線
SS:選擇信號接腳 SN:感測節點 202:預放電裝置
204、 206:偏壓單元
208、 210、 210，、 206，:電壓拉低單元
212、 212，連接單元
214、 216:電位移位及邏輯單元
222:負電荷泵
224:調節器
M1 M6:電晶體
Cl:電容
具體實施例方式
本實施例的偏壓及屏蔽(Shielding)電路用以偏壓目標存儲單元及相鄰 存儲單元的源極(Source)電壓至接近接地電位，如此，以避免目標存儲單 元的感測電流受到與目標存儲單元相鄰的相鄰存儲單元的源極電流的影 響。
請參照圖2，其為本發明較優實施例的快閃記憶體10的方塊圖。快閃記憶體10為
源極端感測存儲器(Source Side Sensing Memory),其中包括漏極端偏壓電 路12、列解碼器(RowDecoder)14、存儲單元數組16、偏壓及屏蔽電路20 及感測單元22。存儲單元數組16包括多個存儲單元，其是以MXN的矩 陣排列，各存儲單元包括一個電晶體。例如，電晶體T(i,j)是包含在目標存 儲單元中，其中i與j分別為小於或等於M的自然數及小於或等於N的自 然數。
漏極端偏壓電路12耦接至N條位線(Bit Line) BL1 BLN，其是與存 儲單元數組16中的N行存儲單元平行排列。Y復用器(Multiplexer)24用以 響應於地址信號來提供漏極偏壓信號DB至目標存儲單元的漏極或經由對 應的位線提供DB至相鄰於目標存儲單元的其它存儲單元。列解碼器14 耦接至M條字線(Word Line) WL1 WLM，其是平行地與存儲單元數組 16中的M列存儲單元排列。列解碼器14用以響應於地址信號來提供字符 信號W至存儲單元數組16中的M列存儲單元。響應於對應的漏極偏壓信 號DB及字符信號W，目標存儲單元的電晶體T(i,j)是被導通，且源極電 流I(i,j)是被產生。感測單元22用以根據感測電流IS(i,j)來判斷存儲單元的 記憶數據數值，感測電流IS(ij)是經由耦接至目標存儲單元的電晶體T(i」) 的源極的位線輸出。感測電流IS(i,j)是接近源極電流I(i,j)。舉例來說，響 應於由位線BL4提供的漏極偏壓信號DB及由字線WL1提供的字符信號 W產生的源極電流1(1,3)是流經電晶體T(1,3)。與源極電流1(1,3)對應的感 測電流IS(1，3)是經由位線BL3輸出。
偏壓及屏蔽電路20用以避免感測電流IS(i，j)受到相鄰的存儲單元的晶 體管T(i，j-l)的源極電流I(i,j-l)的影響，並提供感測電流IS(ij)至感測單元 22。接下來，是偏壓及屏蔽電路20對電晶體T(1,3)的操作為例子對偏壓及 屏蔽電路20的操作作說明。
請參照圖3及圖4，圖3為圖2中偏壓及屏蔽電路20的詳細電路圖， 圖4為圖3中偏壓及屏蔽電路20的相關信號的波形圖。感測單元22，例 如是電壓檢測器。電壓檢測器用以判斷感測節點SN的電壓電位為高於參 考電壓電位或是為低於參考電壓電位，以決定目標存儲單元中記憶數據的 數值。
偏壓及屏蔽電路20包括預放電(Pre-discharge)裝置202、偏壓單元204、 206、電壓拉低單元208、 210及連接單元212。預放電裝置202耦接至感 測節點SN，以控制感測節點的電壓電位。預放電裝置202例如包括晶體 管Ml 。電晶體Ml為N型金氧半(Metal Oxide Semiconductor, MOS)晶體 管，電晶體Ml包括柵極(Gate)、漏極(Drain)及源極(Source)，其分別接收 控制信號SC1、耦接至感測節點SN及接收負電壓電位VLN。於期間TP1 中，控制信號SCI被使能，電晶體Ml是被導通並將感測節點SN的電壓 電位預先放電至負電壓電位VLN。而於期間TP2中，控制信號SC2被非 使能，電晶體M2是被關閉。
偏壓單元204及206是分別耦接至電晶體T(l,3)與T(l,2)的源極，並
分別用以對電晶體T(l,3)與T(l,2)的源極電壓進行偏壓，使電晶體T(l,3)
與T(l,2)的源極電壓均接近一個偏壓電壓電位。偏壓單元204及206例如
分別包括電晶體M2及M3。電晶體M2及M3為P型MOS電晶體，其包
括柵極、漏極與源極。電晶體M2與M3的柵極接收偏壓電位VLB2，源
極分別耦接至電晶體T(l,3)與T(l,2)的源極，漏極分別耦接至電壓拉低單
元208與210。電晶體M2與M3是回應於偏壓電位VLB2被導通，以使
電晶體M2與M3的源極電壓滿足方程式 — M2 =附2 +糊—M2
K — M3 = PLS2 +附—M3
Ve一M2及Ve一M3分別為電晶體M2及M3的源極電壓電位，而Vth_M2 及Vth—M3分別為電晶體M2及M3的閾值電壓。閾值電壓Vth—M2及Vth_3 例如為實質上相等。如此，電晶體T(l,3)與T(l,2)的源極電壓電位為實質 上相等。偏壓電位VLB2例如為負電壓電位，電晶體M2與M3的源極電 壓電位均接近於接地電位VLG。感測電流IS(1,3)及IS(1，2)分別流經晶體 管M2及M3。
電壓拉低單元208及210分別耦接至電晶體M2及M3的漏極，以分 別拉低電晶體M2及M3的漏極電壓電位。電壓拉低單元208及210例如 分別包括電晶體M4及M5，電晶體M4及M5例如為P型MOS電晶體。 電晶體M4及M5的柵極例如接收控制信號SC2，漏極接收接地電位VLG， 源極分別耦接至電晶體M2及M3的漏極。
在期間TP1，控制信號SC2被使能，且實質上為負電壓電位。此時晶
體管M4及M5例如被導通，以分別拉低電晶體M2及M3的漏極電壓電 位，使電晶體M2及M3的漏極電壓電位接近接地電位VLG。如此，在期 間TP1中，電晶體M2及M3的源極電壓電位實質上接近接地電位VLG， 而電晶體T(l,3)及T(l,2)的源極電壓電位亦接近接地電位VLG。控制信號 SC2例如是控制信號SC1的一反相信號。
連接單元212耦接至電晶體M2的漏極及感測節點SN，以提供流經 電晶體M2的感測電流IS(1,3)至感測節點SN，以對電容C1充電。連接單 元212例如包括電晶體M6。電晶體M6例如是N型MOS電晶體，晶體 管M6包括柵極、漏極及源極。電晶體M6的柵極接收控制信號SC2，源 極耦接至感測節點SN，漏極耦接至電晶體M2的漏極。在期間TP2中， 電晶體M6是被導通，以連接電晶體M2的漏極與感測節點SN。如此，感 測電流IS(1,3)可被提供至電容Cl，而感測節點SN的電壓將相關於感測電 流IS(1,3)與充電時間的乘積，如此，感測單元22可找出目標存儲單元中 的數據數值，
因為電晶體M3與M2的源極電壓電位為接近，使得電晶體T(l,2)的 漏極與源極間的跨壓實質上很小。例如，電晶體M3與M2的源極電壓電 位分別等於93微伏特(Millivolt， mV)及214mV。由於電晶體T(l,2)的源極 與漏極間的跨壓很小，源極電流1(1,2)，即源極電流I(1,3)的漏電流是非常 小。如此，偏壓及屏蔽電路20可有效地降低漏電流的大小，使得源極電 流1(1,3)及感測電流IS(1,3)為相近，使得感測電路22感測到的數據數值的 正確率較高。
由於在期間TP2中，電晶體M2的源極-漏極跨壓實質上接近2.6伏特 (0-(-2.6))，而實質上大於電晶體M2的柵極-源極跨壓與電晶體M2的閾值 電壓的差，在期間TP2中，電晶體M2實質上被偏壓在飽和區(Saturation Region)。利用電晶體M2在期間TP2被偏壓在飽和區的特點，在感測節點 SN看到的等效電容實質上遠小於在傳統源極端感測存儲器的感測節點SN 看到的等效電容。如此，感測節點SN的電壓的充電速度可被提升，而感 測操作的操作速度可有效地被提升。
偏壓及屏蔽電路20還包括負電荷泵(Negative Charge Pump)222、電位
ii移位及邏輯單元214及216。負電荷泵222用以提供負電壓電位VLN至預 放電單元202，以設定感測節點SN的電壓電位為負電壓電位VLN，負電 壓電位VLN例如等於-2.6V。電位移位及邏輯單元214及216用以根據負 電壓電位VLN分別提供控制信號SC1及SC2。其中，控制信號SC1及SC2 的高電位例如實質上等於接地電位VLG，控制信號SC1及SC2的低電位 例如實質上等於負電壓電位VLN。偏壓及屏蔽電路20還包括調節器 (Regulator)224，調節器224響應於參考信號Ref及電源信號NV來產生偏 壓電位VLB2。電源信號NV例如由負電荷泵222所提供，其是具有負電 壓電位VLN。
請參照圖2，本實施例的快閃記憶體IO還包括Y復用器(Multiplexer)18，其 耦接至位線BL1 BLN以接收對應的N行存儲單元中的存儲單元產生的 感測電流。Y復用器18響應於選擇信號總線SS上的信號連接位線BL1 BLN中兩條位線至電晶體M2及M3的源極。舉例來說，當漏極端偏壓單 元12及列解碼器14提供對應的漏極偏壓信號DB及字符信號W以驅動晶 體管T(l,3)時，Y復用器18使位線BL3及BL2分別耦接至電晶體M2及 M3的源極。如此，偏壓及屏蔽電路20可將電晶體T(1，3)及T(1,2)的源極 電壓均偏壓至接近接地電位VLG，並經由Y復用器18提供感測電流1(1,3) 至感測單元22。
雖然在本實施例中僅以Y復用器18分別連接位線BL3及BL2至晶體 管M2及M3的源極的操作為例作說明，然，Y復用器18還可響應於選擇 信號總線SS上其它數值的信號來連接其它位線至電晶體M2及M3的源 極。如此，感測單元22可檢測位於其它存儲單元行的存儲單元的感測電 流，而偏壓及屏蔽電路20可避免目標存儲單元的感測電流受到與其相鄰 的存儲單元的電晶體的源極電流的影響。雖然在本實施例中僅以避免目標 存儲單元的感測電流IS(1,3)受到源極電流1(1,2)的影響的例子來對偏壓及 屏蔽電路20的操作做說明，然，避免其它目標存儲單元的感測電流受到 對應的源極電流影響的操作可根據前述例子的操作類推得到。
在本實施例的偏壓及屏蔽電路20中，偏壓單元206與電壓拉低單元 210是形成一個的屏蔽裝置，用以避免目標存儲單元的感測電流受到相鄰 存儲單元的源極電流的影響。雖然在本實施例僅以包括一個屏蔽裝置的偏
壓及屏蔽電路20為例作說明，然，本實施例的偏壓及屏蔽電路20並不局 限於僅包括一個屏蔽裝置。舉例來說，請參照圖5，其表示按照本實施例
的偏壓及屏蔽電路20的第二電路圖。在圖5的偏壓及屏蔽電路20'中，另 一個包含偏壓單元206'及電壓拉低單元210'的屏蔽裝置是被加入第3圖的 偏壓及屏蔽電路20中。偏壓單元206'及電壓拉低單元210'分別用以對晶 體管T(l,l)的源極電壓進行偏壓及拉低電晶體T(l,l)的電壓電位。無此， 偏壓及屏蔽電路20'可有效地對電晶體T(l,l)的源極電壓進行偏壓，以降 低電晶體T(1,1)的源極電流I(U)。如此，偏壓及屏蔽電路20，還可有效地 避免感測電流IS(1,3)受到源極電流I(1,2)及I(1,1)的幹擾，並提升感測電流 IS(1,3)的準確性。
在偏壓及屏蔽電路20中，電晶體M2、 M4、 M6及電容C1形成一個 感測裝置，用以提供目標存儲單元的感測電流至感測單元22。雖然在本實 施例中以偏壓及屏蔽電路20僅包括一個感測裝置的情形為例作說明，然， 本實施例的偏壓及屏蔽電路20並不局限於僅包括一個感測裝置。舉例來 說，請參照圖6，其表示按照本實施例的偏壓及屏蔽電路20的第三電路圖。 在圖6的偏壓及屏蔽電路20"中，另一個連接單元212'是被加入偏壓及屏 蔽電路20'的電路結構中。偏壓單元206、電壓拉低單元210及連接單元 212，是形成另一感測裝置，以提供檢測電流IS(1,2)及IS(1,3)至感測節點 SN。如此，偏壓及屏蔽電路20"可有效地提供感測電流IS(1,2)(即源極電 流1(1,3)中經由電晶體T(l,2)分流的漏電流)至感測節點SN。感測節點SN 是接收感測電流IS(1,3)及IS(1,2)的和，而感測單元22'真正感測到的感測 電流，相較於圖3及圖5中感測單元22感測到的感測電流是還接近源極 電流1(1,3)。這樣一來，偏壓及屏蔽電路20"可有效地提升感測單元22'感 測到的感測電流的精準度。
在前述例子中，偏壓及屏蔽電路20、 20'及20"分別具有一個感測與一 個屏蔽裝置、 一個感測與兩個屏蔽裝置及兩個感測裝置與兩個屏蔽裝置。 然而，包含在偏壓及屏蔽電路中的感測裝置與屏蔽裝置的數目並不局限於 本實施例中所公開的配置。
本實施例的偏壓及屏蔽電路對目標存儲單元與相鄰存儲單元的晶體 管的源極電壓進行偏壓至接近接地電位。如此，可有效地避免目標存儲單
元的感測電流受到相鄰存儲單元的源極電流的影響。這樣一來，傳統源極 端檢測快閃記憶體檢測到的數據數值的精準度可有效地被提升。
在感測電流1(1,3)被提供至感測節點時，本實施例的偏壓及屏蔽電路 中的電晶體M2實質上被偏壓在飽和區。如此，在感測節點SN看到的等 效電容遠小於在傳統源極端感測快閃記憶體的感測節點上看到的等效電容，而感
測節點SN上的電壓的充電速度及感測電路的感測操作速度，相較於傳統
作法可有效地被提升。
綜上所述，雖然本發明已以一較優實施例公開如上，然其並非用以限 定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精 神和範圍內，當可作各種的改動與潤飾。因此，本發明的保護範圍當視後 附的權利要求所界定者為準。
權利要求
1.一種偏壓與屏蔽電路，應用在一源極端感測存儲器中，用以避免所述源極端感測存儲器的一目標存儲單元輸出的一感測電流受到一第一相鄰存儲單元的一源極電流的影響，並提供所述感測電流至一感測單元的一感測節點，其特徵在於，所述電路包括一預放電裝置，用以在一第一控制信號的一第一電位時開啟，以設定所述感測節點的電壓電位至一負電壓電位；一第一偏壓單元及一第二偏壓單元，用以響應於一第二偏壓電位來分別將所述目標存儲單元的源極電壓及所述相鄰存儲單元的源極電壓偏壓至一第一偏壓電位，其中，所述感測電流及所述源極電流分別流經所述第一及所述第二偏壓單元，所述第一偏壓電位為一接地電位；一第一電壓拉低單元及一第二電壓拉低單元，用以於一第二控制信號為一第二電位時，分別拉低所述目標存儲單元及所述第一相鄰存儲單元的源極電壓接近所述接地電位；一第一連接單元，用以於所述第二控制信號為所述第一電位時，接收流經所述第一偏壓單元的所述感測電流，並輸出所述感測電流至所述感測節點；其中，所述第一相鄰存儲單元的漏極是與所述目標存儲單元耦接。
2. 如權利要求1所述的電路，其特徵在於，還包括 一負電荷泵，用以提供所述負電壓電位至所述預放電裝置；一第一電位移位及邏輯單元，用以根據所述負電壓電位提供所述第一 控制信號，其中所述第一控制信號在一第一期間及一第二期間中分別為所 述第一電位及所述第二電位；及一第二電位移位及邏輯單元，用以根據所述負電壓電位提供所述第二 控制信號，其中所述第二控制信號在所述第二及所述第一期間中分別為所 述第一 電位及所述第二電位。
3. 如權利要求1所述的電路，其特徵在於，所述預放電單元包括 一第一電晶體，包括一柵極、 一漏極及一源極，分別接收所述第一控制信號、耦接至所述感測節點及接收所述負電壓電位。
4. 如權利要求1所述的電路，其特徵在於，所述第一及所述第二偏壓單元分別包括一第二電晶體，包括一柵極、 一源極及一漏極，分別接收所述第二偏 壓電位、耦接至所述目標存儲單元的源極及耦接至所述第一電壓拉低單 元；及一第三電晶體，包括一柵極、 一源極及一漏極，分別接收所述第二偏 壓電位、耦接至所述第一相鄰存儲單元的源極及耦接至所述第二電壓拉低 單元。
5. 如權利要求1所述的電路，其特徵在於，所述第一及所述第二電壓拉低單元分別包括一第四電晶體，包括一柵極、 一源極及一漏極，分別接收所述第二控制信號、耦接至所述第一偏壓單元及接收所述接地電位；及一第五電晶體，包括一柵極、 一源極及一漏極，分別接收所述第二控 制信號、耦接至所述第二偏壓單元及接收所述接地電位。
6. 如權利要求l所述的電路，其特徵在於，所述第一連接單元包括 一第六電晶體，包括一柵極、 一源極及一漏極，分別接收所述第二控制信號、耦接至所述感測節點及耦接至所述第一偏壓單元。
7. 如權利要求1所述的電路，其特徵在於，所述感測節點是耦接至一電容。
8. 如權利要求1所述的電路，其特徵在於，還包括一第三偏壓單元，用以響應於所述第二偏壓電位來偏壓一第二相鄰存 儲單元的源極電壓等於所述第一偏壓電位，其中所述第二相鄰存儲單元的 源極電流是流經所述第三偏壓單元；及一第三電壓拉低單元，用以於所述第二控制信號為所述第二電位時拉低所述第二相鄰存儲單元的源極電壓接近所述接地電位；其中，所述第二相鄰存儲單元的漏極是與所述第一相鄰存儲單元耦接。
9. 如權利要求8所述的電路，其特徵在於，還包括 一第二連接單元，用以於所述第二控制信號為所述第一電位時接收所述第一相鄰存儲單元的所述源極電流，並輸出所述第一相鄰存儲單元的源 極電流至所述感測節點。
10. —種偏壓與屏蔽電路的操作方法，應用在一源極端感測存儲器中，用以避免所述源極端感測存儲器的一 目標存儲單元輸出的一感測電流受到一第一相鄰存儲單元的一源極電流的影響，並提供所述感測電流至一感測單元的一感測節點，其中，所述第一相鄰存儲單元的漏極是與所述目標存儲單元耦接，其特徵在於，所述操作方法包括-在一第一控制信號為一第一電位時，開啟一預放電裝置，以設定所述感測節點的電壓電位至一電壓電位；在一第二控制信號為一第二電位時，偏壓所述目標存儲單元的源極電壓及所述相鄰存儲單元的源極電壓至一第一偏壓電位；在所述第二控制信號為所述第一電位時，開啟一第一連接單元，接收 並輸出所述感測電流至所述感測節點。
11. 如權利要求io所述的操作方法，其特徵在於，在一第二偏壓電位送至一第一偏壓單元及一第二偏壓單元，所述目標存儲單元的源極電壓 及所述相鄰存儲單元的源極電壓分別偏壓至所述第一偏壓電位時，所述感 測電流及所述源極電流分別流經所述第一偏壓單元及所述第二偏壓單元， 且所述第一偏壓電位為一接地電位。
12. 如權利要求ll所述的操作方法，其特徵在於，送至一第一電壓 拉低單元及一第二電壓拉低單元的所述第二控制信號為所述第二電位時， 所述第一電壓拉低單元及所述第二電壓拉低單元分別拉低所述目標存儲 單元的源極電壓及所述第一相鄰存儲單元的源極電壓至所述接地電位。
13. 如權利要求ll所述的操作方法，其特徵在於，由所述第一連接 單元接收並輸出至所述感測節點的所述感測電流，是流經所述第一偏壓單 元。
14. 如權利要求IO所述的操作方法，其特徵在於，所述電壓電位由 一負電荷泵提供至所述預放電裝置，且所述電壓電位為一負電壓電位。
15. 如權利要求10所述的操作方法，其特徵在於，還包括根據所述電壓電位由一第一電位移位及邏輯單元提供所述第一控制 信號，其中所述第一控制信號在一第一期間及一第二期間中分別為所述第一電位及所述第二電位；及根據所述電壓電位由一第二電位移位及邏輯單元提供所述第二控制 信號，其中所述第二控制信號在所述第二期間及所述第一期間中分別為所 述第一 電位及所述第二電位。
16. 如權利要求ll所述的操作方法，其特徵在於，還包括 所述第二偏壓電位送至一第三偏壓單元，來偏壓一第二相鄰存儲單元的源極電壓至所述第一偏壓電位時，其中所述第二相鄰存儲單元的漏極是 與所述第一相鄰存儲單元耦接，且所述第二相鄰存儲單元的源極電流是流 經所述第三偏壓單元；及送至一第三電壓拉低單元的所述第二控制信號為所述第二電位時，拉 低所述第二相鄰存儲單元的源極電壓至所述接地電位。
17. 如權利要求16所述的操作方法，其特徵在於，在所述第二控制 信號為所述第一電位時，開啟一第二連接單元，接收並輸出所述第一相鄰 存儲單元的源極電流至所述感測節點。
全文摘要
本發明一種應用於源極端感應存儲器的偏壓及屏蔽(Shielding)電路及操作方法，用以避免目標存儲單元的感測電流受到第一相鄰存儲單元的源極電流的影響。偏壓及屏蔽電路包括預放電裝置、第一及第二偏壓單元、第一及第二電壓拉低單元及連接單元。預放電裝置用以設定感測節點的電壓至負電壓。第一及第二偏壓單元用以分別偏壓目標存儲單元與第一相鄰存儲單元的源極電壓至偏壓電壓。第一及第二電壓拉低單元用以分別拉低目標存儲單元及第一相鄰存儲單元的源極電壓至接近接地電位。連接單元用以接收並輸出流經第一感測單元的感測電流至感測節點。
文檔編號G11C16/06GK101369459SQ20071019694
公開日2009年2月18日 申請日期2007年12月6日 優先權日2007年8月15日
發明者施義德, 洪俊雄, 陳重光 申請人:旺宏電子股份有限公司