非易失性存儲設備及其操作方法與流程

2023-08-05 04:44:01

本申請要求2015年11月3日向韓國知識產權局(KIPO)提交的第10-2015-0153893號韓國專利申請的優先權，該申請的全部公開內容在此通過引用併入本文。

技術領域

本發明構思的示範性實施例一般地涉及一種存儲設備，並且更具體地涉及非易失性存儲設備以及操作該非易失性存儲設備的方法。

背景技術：

諸如快閃記憶體器件的非易失性存儲設備的存儲單元，可以通過使用多重閾值電壓分布來表示數據的不同邏輯狀態以存儲數據。例如，多級單元可以每個單元具有四個狀態，因此其能夠每個單元存儲兩位信息。當預定讀電壓被施加到存儲單元時，可以通過檢查每個存儲單元是接通還是關斷，來讀取存儲在存儲單元中的數據。

在對存儲單元進行編程以具有閾值電壓分布的同時或之後，由於電荷洩漏、編程幹擾、電耦合、溫度變化、電壓變化等原因，每個閾值電壓分布可能會變寬。如果閾值電壓分布變寬，則數據可能被不準確地讀取。換句話說，可能發生讀取失敗。在讀取失敗的情況下，非易失性存儲設備可以執行讀取重試。然而，這可能會導致讀取時間的增加。

技術實現要素：

根據本發明構思的示範性實施例，非易失性存儲設備包括存儲單元陣列和頁緩衝器電路。所述存儲單元陣列包括耦合至第一字線至第M字線和第一位線至第N位線的多個存儲單元，並且M和N是大於2的整數。所述頁緩衝器電路包括分別耦合至所述第一位線至第N位線的第一頁緩衝器至第N頁緩衝器，所述第一頁緩衝器至第N頁緩衝器分別生成第一輸出數據至第N輸出數據。所述第一頁緩衝器至第N頁緩衝器的第K頁緩衝器包括第一鎖存器至第L鎖存器，所述第一鎖存器至第L鎖存器在讀電壓被施加到所述第一字線至第M字線的第P字線之後，通過在不同的採樣定時處對通過第K位線放電的第K輸出線的電壓進行採樣，來生成讀數據。K是小於或等於N的自然數，L是大於1的自然數，P是小於或等於M的自然數。所述第K頁緩衝器基於所述第一鎖存器的讀數據中的誤差是否可被校正，來輸出所述第一輸出數據。

在本發明構思的示範性實施例中，其中當所述第一鎖存器的輸出數據中的誤差不可校正時，所述第K頁緩衝器可以將所述第二鎖存器至第L鎖存器的讀數據之一作為所述第一輸出數據輸出。

在本發明構思的示範性實施例中，當所述第一鎖存器的讀數據中的誤差可校正時，所述第K頁緩衝器可以將所述第一鎖存器的被誤差校正的讀數據作為所述第一輸出數據輸出。

在本發明構思的示範性實施例中，所述第K頁緩衝器可以利用預充電電壓對所述第K位線進行充電，並利用電源電壓對所述第K輸出線進行充電，並且然後，可以在放電間隔中通過所述第K位線對所述第K輸出線進行放電。所述採樣定時位於所述放電間隔之內。

當所述第K輸出線的電壓在所述採樣定時之一處大於或等於參考電壓時，所述第K頁緩衝器可以確定與第P字線和第K位線連接的第一存儲單元是閾值電壓大於或等於所述讀電壓的關斷單元(off-cell)；否則，所述第K頁緩衝器確定所述存儲單元是閾值電壓小於所述讀電壓的接通單元(on-cell)。

在所述採樣定時之一處，所述第K頁緩衝器確定第一存儲單元是閾值電壓大於或等於所述讀電壓的關斷單元，還是閾值電壓小於所述讀電壓的接通單元。所述採樣定時在所述放電間隔期間越早出現，則所述第K頁緩衝器確定所述第一存儲單元是所述關斷單元的可能性越大。所述採樣定時在所述放電間隔期間越晚出現，則所述第K頁緩衝器確定所述第一存儲單元是所述接通單元的可能性越大。

所述非易失性存儲設備還包括控制電路和地址解碼器。所述控制電路可以響應於命令信號和地址信號，生成行地址信號和列地址信號。所述地址解碼器可以向所述第一字線至第M字線之一施加至少一個讀電壓。所述頁緩衝器電路可以響應於所述列地址信號而操作。

當所述存儲單元中的每個是單級單元時，所述地址解碼器可以向所述第一字線至第M字線之一施加讀電壓，並且所述頁緩衝器電路可以對所述第一輸出線至第N輸出線的電壓進行採樣。

當所述存儲單元中的每個是多級單元或三級單元時，所述地址解碼器可以向所述第一字線至第M字線之一順序地施加多個讀電壓，並且所述頁緩衝器電路可以對所述第一輸出線至第N輸出線的電壓順序地採樣多次。

根據本發明構思的示範性實施例，在操作包括具有耦合至第一字線至第M字線和第一位線至第N位線的多個存儲單元的存儲單元(其中M和N是大於2的整數)的非易失性存儲設備的方法中，第一讀電壓被施加到所述第一字線至第M字線的第P字線，其中P是小於或等於M的自然數。利用預充電電壓對所述第一位線至第N位線進行充電。利用電源電壓對頁緩衝器電路中的多個輸出線進行充電，其中所述頁緩衝器電路耦合至所述第一位線至第N位線。在第一放電定時處，通過所述第一位線至第N位線對所述多個輸出線進行放電。通過在第一採樣定時處對所述頁緩衝器電路的第一鎖存器中的輸出線的電壓進行採樣，來生成第一讀數據。通過在第二採樣定時處對所述頁緩衝器電路的第二鎖存器中的輸出線的電壓進行採樣，來生成第二讀數據。確定所述第一讀數據中的誤差是否可校正。基於所述第一讀數據中的誤差是否可校正，從所述頁緩衝器電路輸出輸出數據。

在本發明構思的示範性實施例中，當所述第一讀數據包括不可校正的誤差時，將所述第二讀數據作為所述輸出數據從所述頁緩衝器電路輸出。

在本發明構思的示範性實施例中，當所述第一讀數據包括可校正的誤差時，將誤差校正後的第一讀數據作為所述輸出數據從所述頁緩衝器電路輸出。

在本發明構思的示範性實施例中，在操作所述非易失性存儲設備的方法中，向所述第P字線施加第二讀電壓。在施加所述第二讀電壓之後，利用所述預充電電壓對所述第一位線至第N位線進行充電。在施加所述第二讀電壓之後，利用所述電源電壓對所述頁緩衝器電路中的所述多個輸出線進行充電。在施加所述第二讀電壓之後，在第二放電定時處通過所述第一位線至第N位線對所述多個輸出線進行放電。通過在第三採樣定時處對所述頁緩衝器電路的所述第一鎖存器中的輸出線的電壓進行採樣，來更新所述第一讀數據。通過在第四採樣定時處對所述頁緩衝器電路的所述第二鎖存器中的輸出線的電壓進行採樣，來更新所述第二讀數據。

從所述第一放電定時到所述第一採樣定時的間隔與從所述第二放電定時到所述第三採樣定時的間隔基本相同。從所述第一放電定時到所述第二採樣定時的間隔與從所述第二放電定時到所述第四採樣定時的間隔基本相同。

在本發明構思的示範性實施例中，確定所述第一讀數據中的誤差是否可校正包括使用誤差校正碼(ECC)確定所述第一讀數據中的誤差是否可校正。

在本發明構思的示範性實施例中，對於操作非易失性存儲設備的方法，其中所述非易失性存儲設備包括具有第一頁緩衝器至第N頁緩衝器的頁緩衝器電路，其中第K頁緩衝器包括第一鎖存器至第L鎖存器，N和L是大於2的整數，並且K是小於或等於N的自然數，所述方法可以包括：通過對所述第一鎖存器至第L鎖存器中的輸出線的電壓進行採樣，來生成讀數據；確定來自所述第一鎖存器的第一讀數據中的誤差是否可校正；如果所述第一讀數據中的誤差全都可校正，則在所述第一讀數據中的誤差已被校正之後，將所述第一讀數據作為輸出數據從所述頁緩衝器電路輸出；以及如果所述第一讀數據中存在至少一個不可校正的誤差，則將來自所述第二鎖存器至第L鎖存器之一的讀數據作為輸出數據從所述頁緩衝器電路輸出。

在本發明構思的示範性實施例中，通過緩存鎖存器輸出所述輸出數據。

可以通過改變讀電壓來讀取具有可校正誤差的第一讀數據。

在本發明構思的示範性實施例中，所述操作非易失性存儲設備的方法還可以包括：通過向所述存儲單元施加讀電壓來確定存儲單元的閾值電壓分布；以及通過所述讀電壓的施加來從所述存儲單元讀取至少一位。

在本發明構思的示範性實施例中，所述至少一位可以包括最低有效位、中間有效位和最高有效位。

在本發明構思的示範性實施例中，可以在多個採樣定時處生成讀數據。所述採樣定時與向所述第一鎖存器至第L鎖存器施加的第一至第L設置信號和重置信號分別相對應。

在本發明構思的示範性實施例中，所述操作非易失性存儲設備的方法還可以包括：在發展間隔期間對所述第K頁緩衝器的輸出線進行放電，其中生成所述讀數據出現在所述發展間隔期間。

在本發明構思的示範性實施例中，所述操作非易失性存儲設備的方法還可以包括：在第一採樣定時處生成所述第一鎖存器的讀數據；以及在第二採樣定時處生成所述第二鎖存器的讀數據，其中所述第一採樣定時和所述第二採樣定時在所述發展間隔內，並且所述第一採樣定時和所述第二採樣定時不同。

在本發明構思的示範性實施例中，確定第一讀數據中的誤差是否可校正還可以包括：將所述第一讀數據移動到所述緩存鎖存器用以輸出；使用誤差校正碼(ECC)對所述第一讀數據中的誤差進行校正；以及如果誤差校正失敗，則將來自所述第二鎖存器的讀數據移動到所述緩存鎖存器用以輸出。

附圖說明

本發明構思的上述特徵以及其它特徵將通過參考附圖詳細描述其示範性實施例而被更加清楚地理解，其中：

圖1是圖示根據本發明構思的示範性實施例的非易失性存儲設備的框圖。

圖2是圖示根據本發明構思的示範性實施例的利用平面結構或二維(2-D)結構實現的圖1的非易失性存儲設備中的存儲單元陣列的示例的框圖。

圖3是圖示根據本發明構思的示範性實施例的圖1中的第一頁緩衝器的電路圖。

圖4A至4C是圖示根據本發明構思的示範性實施例的圖1中的存儲單元的初始閾值電壓分布的圖。

圖5是圖示根據本發明構思的示範性實施例的當存儲單元被降級時的圖1中的存儲單元的閾值電壓分布的圖。

圖6是圖示根據本發明構思的示範性實施例的圖3的第一頁緩衝器中的第一鎖存器的電路圖。

圖7和8是圖示根據本發明構思的示範性實施例的圖6的第一鎖存器生成讀數據的圖。

圖9至12是圖示根據本發明構思的示範性實施例的圖3的第一頁緩衝器的操作的圖。

圖13是用於圖示根據本發明構思的示範性實施例的當圖3的第一頁緩衝器僅包括第一鎖存器時的讀取操作的圖。

圖14是用於圖示根據本發明構思的示範性實施例的當圖3的第一頁緩衝器包括第一鎖存器和第二鎖存器時的讀取操作的圖。

圖15是圖示根據本發明構思的示範性實施例的利用三維(3-D)結構實現的圖1的非易失性存儲設備中的存儲單元陣列的透視圖。

圖16是圖示根據本發明構思的示範性實施例的圖15的存儲單元陣列的等效電路的電路圖。

圖17A、圖17B和圖18是圖示根據本發明構思的示範性實施例的操作非易失性存儲設備的方法的流程圖。

圖19是圖示根據本發明構思的示範性實施例的存儲系統的框圖。

圖20是圖示根據本發明構思的示範性實施例的存儲卡的框圖。

圖21是圖示根據本發明構思的示範性實施例的固態驅動系統的框圖。

圖22是圖示根據本發明構思的示範性實施例的移動系統的框圖。

具體實施方式

以下將參考附圖更為充分地描述本發明構思的示範性實施例。然而，本發明構思可以體現在許多不同形式中，而不應當被解釋為限於在此所提出的示範性實施例。在附圖中，為了清楚，可能誇大了層和區域的尺寸及相對尺寸。貫穿本申請，相同的標號可以指代相同的元件。在附圖中示出的或在下文中描述的所有元件都可以由電路組成。

需要理解，當提到一個元件被「連接」或「耦合」至另一元件時，它可以直接連接或耦合至另一元件，或者可以存在中介的元件。

在此所使用的單數形式「一」、「一個」和「該」意指也包括複數形式，除非上下文清楚地指示並非如此。

還應當注意，在一些替換實現方式中，在方框中所注釋的功能/動作可以不按流程圖中所注釋的順序發生。例如，取決於所涉及的功能/動作，相繼示出的兩個方框可以實際上基本同時執行，或者這些方框有時可以按相反順序執行。

圖1是圖示根據本發明構思的示範性實施例的非易失性存儲設備的框圖。

參見圖1，非易失性存儲設備100包括控制電路110、地址解碼器120、存儲單元陣列130和頁緩衝器電路140。

存儲單元陣列130包括多個存儲單元C11、C12～C1N、C21、C22～C2N、…CM1、CM2～CMN。頁緩衝器電路140可以包括分別耦合至第一位線BL1至第N位線BLN的第一頁緩衝器PB1至第N頁緩衝器PBN。N是大於2的自然數。

控制電路110可以基於命令信號CMD和地址信號ADDR，來生成行地址信號RADDR和列地址信號CADDR。地址解碼器120可以基於行地址信號RADDR，對第一字線WL1至第M字線WLM之一施加讀電壓。M是大於2的自然數。存儲單元C11～CMN以矩陣配置分別耦合至多個字線WL1～WLM和多個位線BL1～BLN。

第一頁緩衝器PB1至第N頁緩衝器PBN分別耦合至第一位線BL1至第N位線BLN，並分別生成第一輸出數據D1至第N輸出數據DN。第一頁緩衝器PB1至第N頁緩衝器PBN可以包括第一輸出線至第N輸出線。

第一頁緩衝器PB1至第N頁緩衝器PBN中的第K頁緩衝器(K是等於或小於N的自然數)可以包括第一鎖存器至第L鎖存器。L是等於或大於2的自然數。在向第一字線WL1至第M字線WLM中的第P字線(P是等於或小於M的自然數)施加讀電壓之後，第一鎖存器至第L鎖存器通過在不同的採樣定時對通過第K位線BLK被放電的第K輸出線的電壓進行採樣，來分別生成讀數據。第K緩衝器基於第一鎖存器的讀數據中的誤差是否可校正，來輸出第K輸出數據。當第一鎖存器的讀數據中的誤差不可校正時，第K緩衝器輸出第二鎖存器至第L鎖存器的讀數據之一，作為第K輸出數據DK。當第一鎖存器的讀數據中的誤差可校正時，第K緩衝器輸出第一鎖存器的誤差校正後的讀數據，作為第K輸出數據DK。

當存儲單元C11～CMN中的每個都是單級單元時，地址解碼器120對第一字線WL1至第M字線WLM之一施加讀電壓，並且頁緩衝器電路140對第一輸出線至第N輸出線的電壓採樣一次。

當存儲單元C11～CMN的每個都是多級單元或三級單元時，地址解碼器120對第一字線WL1至第M字線WLM之一順序地施加多個讀電壓，並且頁緩衝器電路140對第一輸出線至第N輸出線的電壓順序地採樣多次。

圖2是圖示根據本發明構思的示範性實施例的利用平面或二維(2-D)結構實現的圖1的非易失性存儲設備中的存儲單元陣列的示例的框圖。

參見圖2，地址解碼器120可以通過串選擇線SSL、第一字線WL1至第M字線WLM、接地選擇線GSL和公共源級線CSL，被耦合至存儲單元陣列130。

存儲單元陣列130可以包括第一單元串ST1至第N單元串STN。第一單元串ST1可以耦合在第一位線BL1和公共源級線CSL之間。第N單元串STN可以耦合在第N位線BLN和公共源級線CSL之間。

第一單元串ST1包括第一串選擇電晶體SST1、利用第一浮柵電晶體TR11至第M浮柵電晶體TRM1來實現的第一存儲單元C11至第M存儲單元～CM1、和第一接地選擇電晶體GST1。第一串選擇電晶體SST1的柵極耦合至串選擇線SSL。第一接地選擇電晶體GST1的柵極耦合至接地選擇線GSL。第一浮柵電晶體TR11至第M浮柵電晶體TRM1的柵極分別耦合至第一字線WL1至第M字線WLM。

第N單元串STN包括第N串選擇電晶體SSTN、利用第一浮柵電晶體TR1N至第M浮柵電晶體TRMN來實現的第一存儲單元C1N至第M存儲單元CMN、和第N接地選擇電晶體GSTN。第N串選擇電晶體SSTN的柵極耦合至串選擇線SSL。第N接地選擇電晶體GSTN的柵極耦合至接地選擇線GSL。第一浮柵電晶體TR1N至第M浮柵電晶體TRMN的柵極分別耦合至第一字線WL1至第M字線WLM。

在本發明構思的示範性實施例中，存儲單元陣列130中的存儲單元C11～CMN的每個可以是用於存儲數據位的單級單元(SLC)。在本發明構思的示範性實施例中，存儲單元陣列130中的存儲單元C11～CMN的每個可以是用於存儲兩個數據位的多級單元(MLC)。在本發明構思的示範性實施例中，存儲單元陣列130中的存儲單元C11～CMN的每個可以是用於存儲三個數據位的三級單元(TLC)。

當在讀取操作中選擇第二字線WL2時，向第二字線WL2施加讀電壓，並且向未選擇的字線WL1和WL3～WLN施加讀取通過(read pass)電壓。

讀電壓可以是用於對耦合至所選擇的第二字線WL2的存儲單元C21～C2N的閾值電壓進行檢測的電壓。讀取通過電壓可以是用於將耦合至未選擇的字線WL1和WL3～WLN的存儲單元C11～C1N、C31～C3N、…CM1～CMN接通的電壓。讀取通過電壓可以大於存儲單元C11～C1N、C31～C3N、…CM1～CMN的閾值電壓。讀取通過電壓可以大於讀電壓。

圖3是圖示根據本發明構思的示範性實施例的圖1中的第一頁緩衝器PB1的電路圖。

第二頁緩衝器PB2至第N頁緩衝器PBN的每個配置與第一頁緩衝器PB1的配置基本相同，因而在此省略對第二頁緩衝器PB2至第N頁緩衝器PBN的詳細描述。第一頁緩衝器PB1的配置不限於圖3。

參見圖3，第一頁緩衝器PB1包括PMOS電晶體TR1、NMOS電晶體TR2、第一鎖存器LATCH1至第L鎖存器LATCHL(L是等於或大於2的自然數)和緩存鎖存器C_LATCH。

PMOS電晶體TR1具有用於接收電源電壓VDD的源極、用於接收負載使能信號LES的柵極和耦合至第一輸出線SOL1的漏極。NMOS電晶體TR2具有耦合至第一位線BL1的漏極、用於接收位線使能信號BLES的柵極和耦合至第一輸出線SOL1的源極。

在讀電壓被施加到第P字線WLP之後，第一鎖存器LATCH1通過在與第一設置信號SETS1和第一重置信號RSTS1的上升沿相對應的第一採樣定時，對通過NMOS電晶體TR2和第一位線BL1被放電的第一輸出線SOL1的電壓進行採樣，來生成讀數據。第二鎖存器LATCH2通過在與第二設置信號SETS2和第二重置信號RSTS2的上升沿相對應的第二採樣定時，對通過NMOS電晶體TR2和第一位線BL1被放電的第一輸出線SOL1的電壓進行採樣，來生成讀數據。剩餘的鎖存器以相似的方式生成讀數據。例如，第L鎖存器LATCHL通過在與第L設置信號SETSL和第L重置信號RSTSL的上升沿相對應的第L採樣定時，對通過NMOS電晶體TR2和第一位線BL1被放電的第一輸出線SOL1的電壓進行採樣，來生成讀數據。

稍後將參考圖7和8來描述由第一鎖存器LATCH1生成的讀數據。

當第一鎖存器LATCH1的讀數據的誤差可校正時，第一頁緩衝器PB1可以通過緩存鎖存器C_LATCH輸出第一鎖存器LATCH1的誤差校正後的讀數據，作為第一輸出數據D1。當第一鎖存器LATCH1的讀數據的誤差不可校正時，第一頁緩衝器PB1可以通過緩存鎖存器C_LATCH輸出第二鎖存器LATCH2至第L鎖存器LATCHL的讀數據之一，作為第一輸出數據D1。

圖4A至4C是圖示根據本發明構思的示範性實施例的圖1中的存儲單元的初始閾值電壓分布的圖。

根據本發明構思的示範性實施例，參考圖4A至4C所描述的存儲單元中的每個具有三級單元。可以參考圖4來理解具有單級單元或多級單元的存儲單元的初始閾值電壓分布。

當第一存儲單元C11具有擦除狀態時，第一存儲單元具有與擦除狀態相對應的閾值電壓分布SE，並存儲數據「111」。當第一存儲單元C11具有第一編程狀態時，第一存儲單元具有與第一編程狀態相對應的閾值電壓分布S1，並存儲數據「110」。當第一存儲單元C11具有第二編程狀態時，第一存儲單元具有與第二編程狀態相對應的閾值電壓分布S2，並存儲數據「100」。當第一存儲單元C11具有第三編程狀態時，第一存儲單元具有與第三編程狀態相對應的閾值電壓分布S3，並存儲數據「000」。當第一存儲單元C11具有第四編程狀態時，第一存儲單元具有與第四編程狀態相對應的閾值電壓分布S4，並存儲數據「010」。當第一存儲單元C11具有第五編程狀態時，第一存儲單元具有與第五編程狀態相對應的閾值電壓分布S5，並存儲數據「011」。當第一存儲單元C11具有第六編程狀態時，第一存儲單元具有與第六編程狀態相對應的閾值電壓分布S6，並存儲數據「001」。當第一存儲單元C11具有第七編程狀態時，第一存儲單元具有與第七編程狀態相對應的閾值電壓分布S7，並存儲數據「101」。

為了確定第一存儲單元C11的閾值電壓分布，向第一存儲單元C11的柵極順序地施加讀電壓多次。稍後將參考圖7和8來描述通過向第一存儲單元C11的柵極施加第一讀電壓RD1和第五讀電壓RD5，可以讀取第一存儲單元C11的最低有效位(LSB)。通過向第一存儲單元C11的柵極施加第二讀電壓RD2、第四讀電壓RD4和第六讀電壓RD6，可以讀取第一存儲單元C11的中間有效位(CSB)。通過向第一存儲單元C11的柵極施加第三讀電壓RD3和第七讀電壓RD7，可以讀取第一存儲單元C11的最高有效位(MSB)。

第一存儲單元C11可以具有不同於圖4所示的邏輯狀態和閾值電壓分布。

圖5是圖示根據本發明構思的示範性實施例的當存儲單元被降級時的圖1中的存儲單元的閾值電壓分布的圖。

在對第一存儲單元進行編程以具有與擦除狀態和第一編程狀態至第七編程狀態相對應的閾值電壓分布之一的同時或之後，每個閾值電壓分布可能會由於電荷洩漏、編程幹擾、電耦合、溫度變化、電壓變化等原因而變寬或偏移。例如，當通過施加第三讀電壓RD3和第七讀電壓RD7來讀取第一存儲單元C11的MSB時，數據可能包括由誤差校正碼(ECC)不可校正的誤差。在圖5圖示的情況下，通過將第三讀電壓RD3改變為改變後的第三讀電壓RD3P、並將第五讀電壓RD5改變為改變後的第五讀電壓RD5P，數據可以被讀取為具有由ECC可校正的誤差，從而允許讀取第一存儲單元C11的MSB。

圖6是圖示根據本發明構思的示範性實施例的圖3的第一頁緩衝器中的第一鎖存器的電路圖。

第二鎖存器LATCH2至第L鎖存器LATCHL的每個配置與第一鎖存器LATCH1的配置基本相同，因而在此省略對第二鎖存器LATCH2至第L鎖存器LATCHL的詳細描述。

參見圖6，第一鎖存器LATCH1包括第一反相器INV1和第二反相器INV2，以及第一NMOS電晶體TR3至第四NMOS電晶體TR6。

第一反相器INV1具有耦合至第一內部節點NINT1的輸入端子和耦合至第二內部節點NINT2的輸出端子。第二反相器INV2具有耦合至第二內部節點NINT2的輸入端子和耦合至第一內部節點NINT1的輸出端子。

第一NMOS電晶體TR3具有耦合至第一內部節點NINT1的漏極、用於接收第一設置信號SETS1的柵極和耦合至第三內部節點NINT3的源極。第二NMOS電晶體具有耦合至第二內部節點NINT2的漏極、用於接收第一重置信號RSTS1的柵極和耦合至第三內部節點NINT3的源極。第三NMOS電晶體TR5具有耦合至第三內部節點NINT3的漏極、耦合至第一輸出線SOL1的柵極和耦合至接地電壓GND的源極。第四NMOS電晶體TR6具有耦合至第二內部節點NINT2的漏極、用於接收緩存輸出信號COS的柵極和耦合至第一輸出線SOL1的源極。

當第一輸出線SOL1的電壓VSOL等於或大於參考電壓時，第二內部節點NINT2的電壓VS與接地電壓GND相對應，並且第一鎖存器LATCH1存儲邏輯低電平。當第一輸出線SOL1的電壓VSOL等於或大於參考電壓、並且第一設置信號SETS1被使能時，第二內部節點NINT2的電壓VS與電源電壓VDD相對應，並且第一鎖存器LATCH1存儲邏輯高電平。當第一輸出線SOL1的電壓VSOL小於參考電壓時，第一鎖存器LATCH1保持讀數據。

當緩存輸出信號COS被使能時，第一輸出線SOL1的電壓VSOL被傳輸到第二內部節點NINT2的電壓VS，並且通過緩存鎖存器C_LATCH將第一鎖存器LATCH1的讀數據作為第一輸出數據D1輸出。

圖7和8是圖示根據本發明構思的示範性實施例的圖6的第一鎖存器生成讀數據的圖。

圖7圖示了第一鎖存器LATCH1通過使用第一讀電壓RD1讀取第一存儲單元C11的LSB，來生成讀數據。

第二內部節點NINT2的電壓VS被預充電至電源電壓VDD。換句話說，第一鎖存器LATCH1的讀數據被設置為「1」。當第一存儲單元C11具有擦除狀態SE且向第一存儲單元C11施加第一讀電壓RD1時，第一存儲單元C11是閾值電壓分布小於第一讀電壓RD1的接通單元(on-cell)，第一輸出線SOL1的電壓VSOL降到參考電壓以下，並且第一鎖存器LATCH1將讀數據保持為「1」(MTD)。當第一存儲單元C11具有第一編程狀態S1至第七編程狀態S7之一、向第一存儲單元C11施加第一讀電壓RD1且第一重置信號RSTS1被使能時，第一存儲單元C11是閾值電壓分布等於或大於第一讀電壓RD1的關斷單元(off-cell)，第一輸出線SOL1的電壓VSOL保持為等於或大於參考電壓的電壓，並且第一鎖存器LATCH1將讀數據重置為「0」(RST)。

圖8圖示了在使用第一讀電壓RD1讀取第一存儲單元C11的LSB之後，第一鎖存器LATCH1通過使用第五讀電壓RD5讀取第一存儲單元C11的LSB，來更新讀數據。

當第一存儲單元C11具有擦除狀態SE和第一編程狀態S1至第四編程狀態S1S4之一且第五讀電壓RD 5被施加到第一存儲單元C11時，第一存儲單元C11是接通單元，第一輸出線SOL1的電壓VSOL降到參考電壓以下，並且第一鎖存器LATCH1將讀數據保持為「1」(MTD)。

當第一存儲單元C11具有第五編程狀態S5至第七編程狀態S7之一、向第一存儲單元C11施加第五讀電壓RD5且第一設置信號SETS1被使能時，第一存儲單元C11是關斷單元，第一輸出線SOL1的電壓VSOL保持為等於或大於參考電壓的電壓，並且第一鎖存器LATCH1將讀數據設置為「1」(SET)。

圖9至12是圖示根據本發明構思的示範性實施例的圖3的第一頁緩衝器PB1的操作的圖。

參見圖6和圖9，在預充電間隔PT期間，第一頁緩衝器PB1通過分別利用「0」和「1」使能負載使能信號LES和位線使能信號，來利用預充電電壓VPRE對第一位線BL1進行充電，並利用電源電壓VDD對第一輸出線SOL1進行充電。

在發展(developing)間隔DT期間，第一頁緩衝器PB1通過利用「1」禁用負載使能信號LES、並利用「1」使能位線使能信號，來通過第一位線BL1對第一輸出線SOL1進行放電。

第一採樣定時T11可以位於發展間隔DT內。

當第一輸出線SOL1的電壓VSOL在第一採樣定時T11處等於或大於參考電壓VREF時，由於流經第一位線BL1的電流很弱，因而可以將第一存儲單元C11確定為閾值電壓等於或大於讀電壓的關斷單元。

在圖10、圖11和圖12中，可以通過返回參考圖9來理解預充電間隔PT和發展間隔DT中的每個操作。

當第一輸出線SOL1的電壓VSOL在採樣定時T22處小於參考電壓VREF時，由於流經第一位線BL1的電流很強，因而可以將第一存儲單元C11確定為閾值電壓小於讀電壓的接通單元。隨著第一存儲單元C11的閾值電壓降低，流經第一位線BL1的電流變得更強，並且對第一輸出線SOL1的電壓VSOL進行放電所需的時間變得更短。

在從定時T21(例如發展間隔DT的開始)到採樣定時T22的間隔期間，當通過改變讀電壓來讀取第一存儲單元C11的數據時，可以獲得相似的結果。採樣定時T22越早，將第一存儲單元C11確定為關斷單元的可能性就越大。採樣定時T22越晚，將第一存儲單元C11確定為接通單元的可能性就越大。

圖10圖示了當從定時T21的開始到採樣定時T22的間隔較長且將第一存儲單元C11確定為接通單元的可能性較大時的情況。這可能與當利用較高的讀電壓來讀取第一存儲單元C11時的情況相似。在這種情況下，當對第一存儲單元C11進行編程以具有相對較低的閾值電壓(STRONG ON-CELL)，或者對第一存儲單元C11進行編程以具有中間的閾值電壓(MEDIUMON-CELL)，或者對第一存儲單元C11進行編程以具有相對較高的閾值電壓(WEAK ON-CELL)時，在這三種情況下都將第一存儲單元C11確定為接通單元。

圖11圖示了當從定時T31(例如發展間隔DT的開始)到採樣定時T32的間隔在長與短之間時的情況。這可能與當利用中間級讀電壓來讀取第一存儲單元C11時的情況相似。在這種情況下，當對第一存儲單元C11進行編程以具有相對較低的閾值電壓(STRONG ON-CELL)，或者對第一存儲單元C11進行編程以具有中間的閾值電壓(MEDIUM ON-CELL)時，將第一存儲單元C11確定為接通單元。此外，當對第一存儲單元C11進行編程以具有相對較高的閾值電壓(WEAK ON-CELL)時，將第一存儲單元C11確定為關斷單元。

圖12圖示了當從定時T41(例如發展間隔DT的開始)到採樣定時T42的間隔較短時的情況。這可能與當利用更低的讀電壓來讀取第一存儲單元C11時的情況相似。在這種情況下，當對第一存儲單元C11進行編程以具有相對較低的閾值電壓(STRONG ON-CELL)時，將第一存儲單元C11確定為接通單元。當對第一存儲單元C11進行編程以具有中間的閾值電壓(MEDIUMON-CELL)，或者對第一存儲單元C11進行編程以具有相對較高的閾值電壓(WEAK ON-CELL)時，將第一存儲單元C11確定為關斷單元。

圖3中的第一鎖存器LATCH1在如圖10所示的較晚的採樣定時對第一輸出線SOL1的電壓VSOL進行採樣，圖3中的第二鎖存器LATCH2在如圖11所示的中間的採樣定時對第一輸出線SOL1的電壓VSOL進行採樣，並且圖3中的第L鎖存器LATCHL在如圖12所示的較早的採樣定時對第一輸出線SOL1的電壓VSOL進行採樣。在本發明構思的示範性實施例中，第一鎖存器LATCH1與圖12相對應，並且第L鎖存器LATCHL與圖10相對應。

圖13是用於圖示根據本發明構思的示範性實施例的當圖3的第一頁緩衝器PB1僅包括第一鎖存器LATCH1時的讀取操作的圖。

參見圖13，在時間段RD1READ期間施加第一讀電壓RD1，在時間段RD5READ期間施加第五讀電壓RD5。時間段RD1READ由預充電間隔PT1和發展間隔DT1組成。時間段RD5READ由預充電間隔PT5和發展間隔DT5組成。

參見圖13，在向一個字線施加第一讀電壓RD1之後，第一鎖存器LATCH1在發展間隔DT1期間(例如當RSTS1變高時)，通過在第一採樣定時T51對第一輸出線SOL1的電壓進行採樣，來生成讀數據。然後，第一鎖存器LATCH1在發展間隔DT5期間(例如當SETS1變高時)，通過在第二採樣定時T52對第一輸出線SOL1的電壓進行採樣，來更新讀數據。緩存輸出信號COS被使能，並且第一頁緩衝器PB1通過緩存鎖存器C_LATCH將第一鎖存器LATCH1的讀數據作為第一輸出數據D1輸出。當第一輸出數據D1包括由ECC不可校正的誤差時，進行讀取重試操作所需的時間較長，這是因為要重複圖13的全部處理。

圖14是用於圖示根據本發明構思的示範性實施例的當圖3的第一頁緩衝器PB1包括第一鎖存器LATCH1和第二鎖存器LATCH2時的讀取操作的圖。

在圖14中，假設第一鎖存器LATCH1的採樣定時早於第二鎖存器LATCH2的採樣定時。在本發明構思的示範性實施例中，第二鎖存器LATCH2的採樣定時可以早於第一鎖存器LATCH1的採樣定時。

參見圖14，在對一個字線施加第一讀電壓RD1之後，發展間隔DT1在定時T61開始，第一鎖存器LATCH1通過在第一採樣定時T62(例如當RSTS1變高時)對第一輸出線SOL1的電壓進行採樣，來生成讀數據，並且第二鎖存器LATCH2通過在第二採樣定時T63(例如當RSTS2變高時)對第一輸出線SOL1的電壓進行採樣，來生成讀數據。然後，在發展間隔DT5在定時T64開始之後，第一鎖存器LATCH1通過在第三採樣定時T65(例如當SETS1變高時)對第一輸出線SOL1的電壓進行採樣，來更新讀數據，並且第二鎖存器LATCH2通過在第四採樣定時T66(例如當SETS2變高時)對第一輸出線SOL1的電壓進行採樣，來更新讀數據。緩存輸出信號COS被使能，第一頁緩衝器PB1將第一鎖存器LATCH1的讀數據移動至緩存鎖存器C_LATCH，並且使用緩存鎖存器C_LATCH中的ECC對第一鎖存器LATCH1的讀數據的誤差進行校正。當誤差可校正(ECC成功)時，將第一鎖存器LATCH1的誤差校正後的讀數據作為第一輸出數據D1輸出。當誤差不可校正(ECC失敗)時，將第二鎖存器LATCH2的讀數據作為第一輸出數據D1輸出。

圖15是圖示根據本發明構思的示範性實施例的利用三維(3-D)結構實現的圖1的非易失性存儲設備中的存儲單元陣列的透視圖。

參見圖15，可以在垂直於襯底SUB的方向上形成存儲單元陣列130A。可以在襯底SUB中形成n+摻雜區域。可以在襯底SUB上交替沉積柵電極層和絕緣層。此外，可以在柵電極層和絕緣層之間形成電荷存儲層。

當對柵電極層和絕緣層進行垂直圖案化時，可以形成V型柱。該柱可穿透柵電極層和絕緣層，以與襯底SUB連接。該柱的外部O可以利用溝道半導體來配置，而該柱的內部I可以利用諸如氧化矽的絕緣材料來配置。

柵電極層可以與接地選擇線GSL、多個字線WL1至WL8和串選擇線SSL連接。該柱可以與多個位線BL1至BL3連接。

圖15作為示例圖示了存儲單元陣列130A具有接地選擇線GSL、串選擇線SSL、8個字線WL1至WL8和3個位線BL1至BL3，然而本發明構思不限於此。

圖16是圖示根據本發明構思的示範性實施例的圖15的存儲單元陣列的等效電路的電路圖。

參見圖16，可以在位線BL1至BL3與公共源級線CSL之間連接NAND串NS11至NS33。每個NAND串(例如NS11)可以包括串選擇電晶體SST、多個存儲單元MC1至MC8和接地選擇電晶體GST。

串選擇電晶體SST可以與串選擇線SSL1至SSL3連接。多個存儲單元MC1至MC8可以分別與相對應的字線WL1至WL8連接。接地選擇電晶體GST可以與接地選擇線GSL1至GSL3連接。串選擇電晶體SST可以與位線BL1至BL3連接，並且接地選擇電晶體GST可以與公共源級線CSL連接。

具有基本相同高度的字線(例如WL1)可以共同連接，而接地選擇線GSL1至GSL3和串選擇線SSL1至SSL3可以被分離。例如，當對包括與第一字線WL1連接的存儲單元、並被包括在NAND串NS11、NS12和NS13中的物理頁(physical page)進行編程時，可以選擇第一字線WL1、第一串選擇線SSL1和第一接地選擇線GSL1。

圖17A、圖17B和圖18是圖示根據本發明構思的示範性實施例的操作非易失性存儲設備的方法的流程圖。

參見圖1至圖17B，在對包括具有分別耦合至第一字線WL1至第M字線WLM和第一位線BL1至第N位線BLN的多個存儲單元的存儲單元陣列130的非易失性存儲設備100進行操作的方法中，其中M和N是大於2的整數，向第一字線至第M字線的第P字線WLP施加第一讀電壓，其中P是小於或等於M的自然數(S110)。利用預充電電壓VPRE對與耦合至第P字線WLP的存儲單元耦合的第一位線BL1至第N位線BLN進行首次充電(S120)。利用電源電壓VDD對頁緩衝器電路140中的多個輸出線進行首次充電，並且緩衝器電路140耦合至第一位線BL1至第N位線BLN(S130)。通過第一位線BL1至第N位線BLN對多個輸出線進行首次放電(S140)。在第一採樣定時，通過在頁緩衝器電路140的第一鎖存器中分別對輸出線的電壓進行採樣，來生成第一讀數據(S150)。現在移至圖17B，在第二採樣定時，通過在頁緩衝器電路140的第二鎖存器中分別對輸出線的電壓進行採樣，來生成第二讀數據(S160)。確定第一讀數據中的誤差是否可校正(S170)。該步驟可以包括使用ECC確定第一讀數據中的誤差是否可校正。步驟S160和S170可以構成步驟S200。

頁緩衝器電路140基於第一讀數據中的誤差是否可校正，來輸出輸出數據(S180和S190)。例如，當第一讀數據中的誤差不可校正時(S170中為否)，頁緩衝器電路140將第二讀數據作為輸出數據輸出(S180)。當第一讀數據中的誤差可校正時(S170中為是)，頁緩衝器電路140將誤差校正後的第一讀數據作為輸出數據輸出(S190)。

可以通過參考關於圖1至16的描述來進一步理解步驟S110～S190。

參見圖18，為了在S160之後操作非易失性存儲設備，還向第P字線WLP施加第二讀電壓(S210)，利用預充電電壓VPRE對與耦合至第P字線WLP的存儲單元耦合的第一位線BL1至第N位線BLN進行二次充電(S220)，利用電源電壓VDD對頁緩衝器電路140中的輸出線進行二次充電(S230)，通過第一位線BL1至第N位線BLN對輸出線二次放電(S240)，在第三採樣定時，通過在頁緩衝器電路140的第一鎖存器中分別對輸出線的電壓進行採樣，來更新第一讀數據(S250)，在第四採樣定時，通過在頁緩衝器電路140的第二鎖存器中分別對輸出線的電壓進行採樣，來更新第二讀數據(S260)。

參見圖14和18，從當第一發展/放電開始時的定時T61到第一採樣定時T62的間隔，可以與從當第二發展/放電開始時的定時T64到第三採樣定時T65的間隔基本相同。此外，從當第一發展/放電開始時的定時T61到第二採樣定時T63的間隔，可以與從當第二發展/放電開始時的定時T64到第四採樣定時T66的間隔基本相同。

可以通過參考關於圖1至16的描述來進一步理解步驟S210～S260。

圖19是圖示根據本發明構思的示範性實施例的存儲系統的框圖。

參見圖19，存儲系統200包括存儲控制器210和非易失性存儲設備220。非易失性存儲設備220包括存儲單元陣列221和數據I/O電路222。存儲單元陣列221在襯底上以3-D結構形成。可以參照圖15和16來描述具有3-D結構的存儲單元陣列221。

數據I/O電路222通過多個位線與存儲單元陣列221連接。數據I/O電路222可以選擇多個位線中的至少一個，向存儲控制器210輸出從連接至所選擇的(多個)位線的存儲單元讀取的數據，並向連接至所選擇的位線的存儲單元寫入從存儲控制器210接收的數據。

可以利用圖1的非易失性存儲設備100來實現非易失性存儲設備220。非易失性存儲設備220可以與參照圖1至16所描述的相對應。

存儲控制器210可以控制非易失性存儲設備220。存儲控制器210可以控制在外部主機與非易失性存儲設備220之間的數據傳輸。

存儲控制器210可以包括中央處理單元211、緩衝存儲器212、主機接口213和存儲器接口214。

中央處理單元211可以進行針對數據傳輸的操作。緩衝存儲器212可以通過動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)、相變隨機存取存儲器(PRAM)、鐵電隨機存取存儲器(FRAM)、阻變隨機存取存儲器(RRAM)、磁隨機存取存儲器(MRAM)等來實現。

緩衝存儲器212可以是中央處理單元211的運算存儲器。在本發明構思的示範性實施例中，緩存存儲器212可以包括在存儲控制器210中。在本發明構思的示範性實施例中，緩存存儲器212可以在存儲控制器210之外。

主機接口213可以耦合至主機，而存儲器接口214可以耦合至非易失性存儲設備220。中央處理單元211可以經由主機接口213與主機通信。例如，主機接口213可以被配置為使用各種接口協議中的至少一個來與主機通信，諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件快速互連(PCI-E)、小型計算機系統接口(SCSI)、串行附加SCSI(SAS)、串行高級技術附件(SATA)、並行高級技術附件(PATA)、增強型小型磁碟接口(ESDI)、電子集成驅動器(IDE)等。

另外，中央處理單元211可以經由存儲器接口214與非易失性存儲設備220進行通信。

在本發明構思的示範性實施例中，存儲控制器210還可以包括用於誤差校正的誤差校正塊215。存儲控制器210的組件可以經由總線進行通信。

在本發明構思的示範性實施例中，存儲控制器210可以包括在非易失性存儲設備220中，或者存儲控制器210和非易失性存儲設備220可以被實現為單獨的晶片。

存儲系統200可以被實現為存儲卡、固態驅動器等。

圖20是圖示根據本發明構思的示範性實施例的存儲卡的框圖。

參見圖20，存儲卡300包括多個連接引腳310、存儲控制器320和非易失性存儲設備330。

連接引腳310可以耦合至外部主機，以在主機與存儲卡300之間傳輸信號。連接引腳310可以包括時鐘引腳、命令引腳、數據引腳和/或重置引腳。

存儲控制器320可以從主機接收數據，並將所接收到的數據存儲在非易失性存儲設備330中。

非易失性存儲設備330可以包括以3-D結構形成在襯底上的存儲單元陣列。存儲單元陣列中包括的存儲單元可以在垂直於襯底的方向中形成。存儲單元陣列中包括的存儲單元可以與在垂直於襯底的方向堆疊的多個字線以及在平行於襯底的方向形成的多個位線連接。

可以利用圖1的非易失性存儲設備100來實現非易失性存儲設備330。非易失性存儲設備330可以與參照圖1至16所描述的相對應。

存儲卡300可以包括MMC(MultiMedia Card，多媒體記憶卡)、嵌入式MMC(eMMC)、混合嵌入式MMC(混合eMMC)、安全數字(SD)卡、微型SD卡、記憶棒、ID卡、個人計算機存儲卡國際協會(PCMCIA)卡、晶片卡、USB卡、智慧卡、緊湊式快閃記憶體(CF)卡等。

在本發明構思的示範性實施例中，存儲卡300可以耦合至主機，主機諸如臺式計算機、膝上型計算機、平板計算機、行動電話、智慧型電話、音樂播放器、個人數字助理(PDA)、可攜式多媒體播放器(PMP)、數位電視、數位照相機、可攜式遊戲機等。

圖21是圖示根據本發明構思的示範性實施例的固態驅動(SSD)系統的框圖。

參見圖21，SSD系統400包括主機410和SSD 420。SSD 420包括第一至第n非易失性存儲設備423-1、423-2、…423-n和SSD控制器422。第一至第n非易失性存儲設備423-1、423-2、…423-n可以用作SSD 420的存儲介質。

第一至第n非易失性存儲設備423-1、423-2、…423-n中的每個可以包括以3-D結構形成在襯底上的存儲單元陣列。存儲單元陣列中包括的存儲單元可以在垂直於襯底的方向形成。存儲單元陣列中包括的存儲單元可以與在垂直於襯底的方向堆疊的多個字線和在平行於襯底的方向形成的多個位線連接。

可以利用圖1的非易失性存儲設備100來實現第一至第n非易失性存儲設備423-1、423-2、…423-n中的每個。第一至第n非易失性存儲設備1123-1、1123-2、…1123-n可以與參照圖1至16所描述的相對應。

SSD控制器422通過第一至第n溝道CH1、CH2、…CHn分別耦合至第一至第n非易失性存儲設備423-1、423-2、…423-n。SSD控制器422可以通過信號連接器424與主機410交換信號SGL。信號SGL可以包括命令、地址和數據。SSD控制器422可以根據從主機410接收的命令，對第一至第n非易失性存儲設備423-1、423-2、…423-n進行編程操作和讀取操作。

SSD 420還可以包括輔助電源426。輔助電源426可以通過電源連接器425從主機410接收電源PWR，並向SSD控制器422提供電源。輔助電源426可以放置在SSD 420的內部或外部。例如，輔助電源426可以放置在主板上，並向SSD 420提供輔助電源。

圖22是圖示根據本發明構思的示範性實施例的移動系統的框圖。

參見圖22，移動系統500包括應用處理器510、連接單元520、用戶接口530、非易失性存儲設備540、易失性存儲設備550和電源560。這些設備可以經由總線來進行通信。

在本發明構思的示範性實施例中，移動系統500可以是行動電話、智慧型電話、PDA、PMP、數位照相機、音樂播放器、可攜式遊戲機、導航系統等。

應用處理器510可以執行諸如網絡瀏覽器、遊戲應用、視頻播放器等的應用。在本發明構思的示範性實施例中，應用處理器510可以包括單核或多核。例如，應用處理器510可以是諸如雙核處理器、四核處理器、六核處理器等的多核處理器。應用處理器510可以包括內部或外部緩存存儲器。

連接單元520可以與外部設備進行有線或無線通信。例如，連接單元520可以進行乙太網通信、近場通信(NFC)、射頻識別(RFID)通信、移動電信、存儲卡通信、USB通信等。在本發明構思的示範性實施例中，連接單元520可以包括支持諸如全球移動通信系統(GSM)、通用分組無線業務(GPRS)、寬帶碼分多址(WCDMA)、高速下行/上行分組接入(HSxPA)等的通信的基帶晶片組。

非易失性存儲設備540可以存儲用於啟動移動系統500的啟動映像。

非易失性存儲設備540可以包括以3-D結構在襯底上形成的存儲單元陣列。存儲單元陣列中包括的存儲單元可以在垂直於襯底的方向形成。存儲單元陣列中包括的存儲單元可以與在垂直於襯底的方向堆疊的多個字線和在平行於襯底的方向形成的多個位線連接。

可以利用圖1的非易失性存儲設備100來實現非易失性存儲設備540。非易失性存儲設備540可以與參照圖1至16所描述的相對應。

易失性存儲設備550可以存儲由應用處理器510處理的數據，或者可以作為工作存儲器進行操作。用戶接口530可以包括至少一個輸入設備(例如小鍵盤、觸控螢幕等)和至少一個輸出設備(例如揚聲器、顯示設備等)。電源560可以向移動系統500供應電源電壓。

在本發明構思的示範性實施例中，移動系統500還可以包括圖像處理器和/或存儲設備，例如存儲卡、SSD、硬碟驅動器(HDD)、CD-ROM等。

在本發明構思的示範性實施例中，移動系統500和/或移動系統500的組件可以以各種形式封裝，例如層疊封裝(PoP)、球柵陣列(BGA)、晶片尺寸封裝(CSP)、塑料帶引線晶片載體(PLCC)、塑料雙列直插式封裝(PDIP)、疊片內裸片封裝(die in waffle pack)、晶片內裸片形式(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(Ceramic Dual In Line Package，CERDIP)、塑料標準四邊扁平封裝(MQFP)、薄型四邊扁平封裝(TQFP)、小外形集成電路(SOIC)、縮小型小外形封裝(SSOP)、薄型小外形(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級裝配封裝(WFP)、或晶圓級處理堆疊封裝(WSP)等。

如上面對本發明構思的示範性實施例所描述的，在非易失性存儲設備和操作該非易失性存儲設備的方法中，多個鎖存器可以通過對輸出線的電壓進行採樣來生成讀數據。當通過改變讀電壓電平來進行讀取操作時，多個鎖存器可以獲得相同的結果。因此，當第一鎖存器的讀數據中的誤差不可校正時，將第二鎖存器的讀數據作為輸出數據來輸出，而無需將來自存儲單元的數據移動到第二鎖存器，並且可以減少讀取重試操作所需的時間。

雖然已經參考其示範性實施例示出和描述了本發明構思，但是對本領域技術人員來說明顯的是，可以對其作出形式和細節上的各種變化而不脫離由以下權利要求所限定的本發明構思的範圍。