差動多相分頻器的製作方法

2023-08-04 10:52:06

專利名稱：差動多相分頻器的製作方法
技術領域：
本發明涉及電子數字電路，尤其涉及多個用來構成差動多相分 頻器的電路和方法。
背景技術：
數字分頻器在計算機和通信電路中被用於利用一個基準振蕩器 合成各種實用時鐘。數字分頻器將時鐘信號"Cki"作為輸入並輸出
一個新的時鐘信號"cko" 。 cko的頻率是被整除後的cki的頻率。這 種分頻器能以n分固定分頻比的邏輯或者m分可編程分頻比的邏輯 來被實現。
同步型的分頻器和計數器利用一個時鐘並行地為所有存儲器元 件計時。可編程數字分頻器可以用有限狀態機(FSM)實現，例如利 用紙筆或者利用諸如Synopsys Design Compiler之類的邏輯綜合工具 來實現。另一種方法是直接數字合成(DDS)，它採用一個由輸入 cki計時的累加器。在每個輸入時鐘周期，累加器將固定整數P加入 其內容中。可選擇數字"P"使得在每過N個輸入時鐘周期，累加器 溢出。因此，該溢出輸出被用作分頻器的輸出"cko"。
異步分頻器和計數器利用一個時鐘來觸發鏈路中的第一鎖存 器，隨後，前一級的輸出Q被用來對下一級計時。例如，波紋計數 器、十進位計數器、以及加減計數器就採用了異步技術。
高效DC/DC轉換器並行地將彼此之間具有相位偏移的多個開關 電源結合起來。產生的高頻波紋能更容易並更廉價地進行濾波。德州 儀器的TPS4009x系列就是用於由5V到15V分布式電源供電的低電 壓、高電流應用的兩相、三相、或四相可編程同步降壓(synchronous buck)控制器。與單電源級相比，多相轉換器具有多種優勢，例如， 輸入和輸出電容器上更低的電流波紋、對載荷步更快的瞬時響應、改
進的功率控制能力、以及更高的系統效率。典型地，每相都在高達1MHZ的開關頻率下工作，結果就是在四相應用中在輸入和輸出產生了高達4MHz的有效波紋頻率。兩相設 計產生具有180度相差的兩個輸出，三相設計產生具有彼此120度相 差的三個輸出，四相設計產生具有90度相差的四個輸出。TPS4009x系列中，相位的數目可通過將任何未激活相位PWM 輸出連接到內部5VLD0的輸出而進行編程。在兩相操作中，偶數相 位輸出未激活。TPS4009x採用具有強制相位電流平衡的峰值電流模 式控制、固定頻率。利用將電流感應電阻器與輸出電感器串聯或者利 用濾波電感器的直流電阻(DCR)，相電流可被感應。後者產生了 RC電路的電流比例信號。為了降低電路複雜性和成本，需要一種全數字過程來產生多相 時鐘。發明內容簡單的說，本發明的多相分頻器實施例包括在環路中連接的多 個差動鎖存器。環路中鎖存器的數目等於產生的相位的數目和加載在 輸入時鐘上的分頻比。 一個鎖存器級的差動Q輸出端連接到下一個 鎖存器級的對應差動D輸入端。對於偶數鎖存器級，各級的差動時 鍾輸入端連接在一起並且交替地連接到分頻器時鐘輸入端及其互補 輸入端。最後的差動Q輸出端返回並交叉連接到第一鎖存器級的差 動D輸入端。對於奇數鎖存器級，各級的差動時鐘輸入端並行地分 別連接分頻器時鐘輸入端及其互補輸入端。最後的差動Q輸出端返 回並直接連接到第一鎖存器級的差動D輸入端。本發明的一個優點是提供多相輸出的分頻器。本發明的進一步的優點是以環路布置的鎖存器數目確定了分頻比。


在參考以下對具體實施例尤其是結合附圖進行的詳細描述，本
發明以上或者其它進一步的目的、特徵、以及優點將變得明顯。 圖1是本發明的四相四分頻分頻器實施例的示意圖；圖2是示出了圖1的分頻器中時鐘輸入"cp"和"cn"與四相 四分頻差動輸出plp/pln、 p2p/p2n、 p3p/p3n、和p4p/p4n間的關係的 圖；圖3是本發明的五相五分頻分頻器實施例的示意圖；圖4是示出了圖2的分頻器中時鐘輸入"cp"和"cn"與五相五分頻差動輸出plp/pln、 p2p/p2n、 p3p/p3n、 p4p/p4n、和p5p/p5n間的關係的圖；圖5和6是可在圖1和2中的分頻器中使用的nmos和pmos技 術實施模塊的示意圖。
具體實施方式
多相分頻器具有被整數分頻以產生一系列定相時鐘輸出信號的 輸入時鐘信號。輸出信號的相位均勻間隔，且相位數與分頻比相同。圖1表示了本發明的四相四分頻分頻器實施例的示意圖，在此 由標號100表示。這個分頻器IOO代表了本發明的所有偶數分頻比實 施例。它由四個差動模塊102、 104、 106、以及108構成。差動時鐘 對"cp"和"cn"與"ckip" —起連接到第一和第三模塊102和106， 並且差動時鐘對"cp"和"cn"與"ckin" —起連接到第二和第四模 塊104和108。 Q輸出端、qp、和qn連接到下一個模塊的D輸入端、 dp、和dn。最後一個模塊108的qp和qn輸出端交叉連接到第一個 模塊102的dp和dn輸入端。圖2是示出了圖1的分頻器100中時鐘輸入"ckip"和"ckin" 與四相四分頻差動輸出plp/pln、 p2p/p2n、 p3p/p3n、和p4p/p4n間的 關係的圖200。圖3表示了本發明的五相五分頻分頻器實施例，在此由總的標 號300表示。這個分頻器300代表了本發明的所有奇數分頻比實施例。 它由四個差動模塊302、 304、 306、 308、以及310構成。差動時鐘 對"cp"和"cn"並行地分別連接到所有模塊的各個"ckip"和"ckin" 時鐘輸入端。每個模塊的Q輸出端、qp、和qn均連接到下一個後續 模塊的D輸入端、dp、和dn。最後一個模塊310的qp和qn輸出端 直接連接到第一個模塊302的dp和dn輸入端。圖4是示出了分頻器300中時鐘輸入端"ckip"和"ckin"與五 相五分頻差動輸出plp/pln、 p2p/p2n、 p3p/p3n、 p4p/p4n、和p5p/p5n 的關係的圖400。圖5和6分別表示了可在分頻器100和300中使用的nmos和 pmos技術實施模塊。在圖5中，模塊500包括用於"cp"和"cn" 的一對時鐘輸入電晶體502和504，用於dp和dn的一對數據輸入晶 體管506和508，用於qn和qp的交叉耦接Q輸出電晶體510和512。 在圖6中，模塊600包括用於"cp"和"cn"的一對時鐘輸入電晶體 602和604，用於dp和dn的一對數據輸入電晶體606和608，用於 qn和qp的交叉耦接Q輸出電晶體610和612。偶數分頻器(例如，100)的操作不同於奇數分頻器(例如，300) 的操作。在圖1中所示的偶數類型中，每個模塊的"cp"和"cn"輸 入端在各模塊連接在一起，並在每個模塊或連接到分頻器輸入時鐘信 號的"cp"或"cn"。當各自的時鐘開啟兩個電晶體502和504、或 者開啟602和604時，該模塊如同差動緩存器/反相器一樣運行。當 該時鐘關斷所述兩個電晶體時，Q輸出由兩個交叉連接的兩個電晶體 510和512或者610和612確定。因此，輸出狀態由先前被採樣的D輸入來確定。在圖3中所示的奇數類型中，所有模塊的"cp"和"cn"輸入 並行地分別連接到分頻比輸入時鐘"cp"及其互補信號"cn"。在每 半個時鐘周期內，啟動時鐘的半個模塊D輸入進行採樣。而另一半 模塊保持其先前的狀態。進行採樣的半個模塊可將其D輸入傳送到Q 輸出。對於nmos類型模塊500，當D輸入為低時，這半個模塊的輸 出仍然保持高阻抗狀態。在下半個時鐘周期，另半個模塊將進行採樣。 因為輸入信號是互補的，所以另一半的輸入為高，因此使得該半個模 塊的輸出變低。為了能被偶數整數"E"分頻，環路中E個模塊連接在一起。對
於使用的每一個模塊，"cp"和"cn"輸入連接在一起，並隨後交替地連接到輸入時鐘或其互補輸入時鐘。首尾相連的輸入到輸出數據連 接具有互補的相位關係。每個模塊可如同差動緩存器或差動反相器一樣被連接。在圖1中，除了一個以外，E個模塊中所有模塊被連接作 為差動反相器，而最後一個模塊(108)則被連接作為差動緩存器。給定一個奇數"0"作為分頻比，O個模塊被連接為一個環路。 每個模塊的"cp"和"cn"輸入並行地分別連接到兩個差動輸入時鐘。雖然描述並說明了本發明的一些特殊的實施例，但是這不用於 限制本發明。毫無疑問，對於本領域技術人員而言各種修改和變型是 明顯的，並且本發明僅僅被所附權利要求的範圍限制。
權利要求
1.一種多相分頻器，其包括多個差動鎖存器，其中每個差動鎖存器都具有差動D輸入端(dp和dn)、差動時鐘輸入端(cp和cn)、和差動Q輸出端(qp和qn)，其中所述Q輸出端與下一個鎖存器級的D輸入端連接，而最後一個差動Q輸出端返回到第一個D輸入端；差動分頻器時鐘輸入端(ckip和ckin)，所述差動分頻器時鐘輸入端與所述差動時鐘輸入端(cp和cn)連接；以及多個多相分頻器輸出端，所述多個多相分頻器輸出端並行地分別取自所述多個差動鎖存器每一個的所述差動Q輸出端(qp和qn)。
2. 如權利要求1所述的多相分頻器，其中所述多個差動鎖存 器的數目等於所述分頻器的整數分頻比，並且還等於所產生的相位的 數目。
3. 如權利要求1所述的多相分頻器，其中所述多個差動鎖存 器的數目為偶數；所述最後一個差動Q輸出端返回到第一個D輸入 端並把qp交叉連接至dn，以及把qn交叉連接至dp;並且每一個差 動鎖存器的所述差動時鐘輸入端(cp和cn)連接在一起，並隨後連 接到交替的差動分頻器時鐘輸入端(ckip和ckin)。
4. 如權利要求1所述的多相分頻器，其中所述多個差動鎖存 器的數目為奇數；所述最後一個差動Q輸出端返回到第一個D輸入 端並把qp直接連接至dp，以及把qn直接連接至dn;並且每一個差 動鎖存器的所述差動時鐘輸入端(cp和cn)並行地連接到對應的差 動分頻器時鐘輸入端(ckip和ckin)。
5. 如權利要求1所述的多相分頻器，其中每個差動鎖存器均包 括用於cp和cn的時鐘電晶體的差動對；用於dp和dn的數據晶體 管的差動對，其以圖騰柱電路方式分別與所述時鐘電晶體的差動對連 接；用於qp和qn的交叉連接的Q輸出端電晶體的差動對，其以圖 騰柱電路方式分別與所述時鐘電晶體的差動對和數據電晶體的差動 對連接。
6. —種多相分頻器，其包括多個差動鎖存器，其中每個差動 鎖存器都具有差動D輸入端(dp和dn)、差動時鐘輸入端(cp和 cn)、和差動Q輸出端(qp和qn)，其中所述Q輸出端與下一個鎖 存器級的D輸入端連接，而最後一個差動Q輸出端返回到第一個D 輸入端，並且其中每個鎖存器均包括用於cp和cn的時鐘電晶體差動 對，包括用於dp和dn的數據電晶體的差動對，該差動對以圖騰柱電 路方式分別與所述時鐘電晶體的差動對連接，還包括用於qp和qn 的交叉連接Q輸出端電晶體差動對，該差動對以圖騰柱電路方式分 別與所述時鐘電晶體的差動對和數據電晶體的差動對連接；差動分頻 器時鐘輸入端(ckip和ckin)，所述差動分頻器時鐘輸入端與所述差 動時鐘輸入端(cp和cn)連接；多個多相分頻器輸出端，所述多個 多相分頻器輸出端分別並行地取自所述多個差動鎖存器每一個的所 述差動Q輸出端(qp和qn);如果所述多個差動鎖存器的數目為偶 數，那麼所述最後一個差動Q輸出端返回到第一個D輸入端並把qp 交叉連接至dn，以及把qn交叉連接至dp，並且每一個差動鎖存器的 所述差動時鐘輸入端(cp和cn)連接在一起，並隨後連接到交替的 差動分頻器時鐘輸入端(ckip和ckin);以及如果所述多個差動鎖存 器的數目為奇數，那麼所述最後一個差動Q輸出端返回到第一個D 輸入端並把qp直接連接至dp，以及把qn直接連接至dn，並且每一 個差動鎖存器的所述差動時鐘輸入端(cp和cn)並行地連接到對應 的差動分頻器時鐘輸入(ckip和ckin);其中，所述多個差動鎖存器 的數目等於所述分頻器的整數分頻比，並且還等於所產生的相位的數 目。
7 .—種四分頻四相多相分頻器，包括第一差動鎖存器，其具 有差動D輸入端(dp和dn)、連接在一起並連接到分頻器時鐘輸入 端(ckip)的差動時鐘輸入端(cp和cn)、和具有第一相位(plp和 pin)的差動Q輸出端(qp和qn);第二差動鎖存器，其具有連接 到所述第一相位(pip和pin)的差動D輸入端(dp和dn)、連接 在一起並連接到分頻器時鐘互補輸入端(ckin)的差動時鐘輸入端(cp 和cn)、和具有第二相位(p2p和p2n)的差動Q輸出端(qp和qn); 第三差動鎖存器，其具有連接到所述第二相位(p2p和p2n)的差動 D輸入端(dp和dn)、連接在一起並連接到所述分頻器時鐘輸入端(ckip)的差動時鐘輸入端(cp和cn)、和具有第三相位(p3p和 p3n)的差動Q輸出端(qp和qn);和第四差動鎖存器，其具有連 接到所述第三相位(p3p和p3n)的差動D輸入端(dp和dn)、連 接在一起並連接到分頻器時鐘互補輸入端(ckin)的差動時鐘輸入端(cp和cn)、和交叉連接返回至所述第一差動鎖存器的所述D輸入 端且具有第四相位(p4p和p4n)的差動Q輸出端(qp和qn);其 中，差動地加載在所述分頻器時鐘輸入端(ckip)和互補輸入端(ckin) 的頻率被四分頻，並且以四個均勻間隔的相位在各個Q輸出端輸出。
8. —種五分頻五相多相分頻器，包括第一差動鎖存器，其具 有差動D輸入端(dp和dn)、分別連接到分頻器時鐘輸入端(ckip) 和互補輸入端(ekin)的差動時鐘輸入端(cp和cn)、和具有第一 相位(plp和pln)的差動Q輸出端(qp和qn);第二差動鎖存器， 其具有連接到所述第一相位(plp和pln)的差動D輸入端(dp和 dn)、分別連接到所述分頻器時鐘輸入端(ckip)和互補輸入端(ckin) 的差動時鐘輸入端(cp和cn)、和具有第二相位(p2p和p2n)的差 動Q輸出端(qp和qn);第三差動鎖存器，其具有連接到所述第二 相位(p2p和p2n)的差動D輸入端(dp和dn)、分別連接到所述 分頻器時鐘輸入端(ckip)和互補輸入端(ckin)的差動時鐘輸入端 (cp和cn)、和具有第三相位(p3p和p3n)的差動Q輸出端(qp 和qn);第四差動鎖存器，其具有連接到所述第三相位(p3p和p3n) 的差動D輸入端(dp和dn)、分別連接到所述分頻器時鐘輸入端(ckip) 和互補輸入端(ckin)的差動時鐘輸入端(cp和cn)、和具有第四 相位(p4p和p4n)的差動Q輸出端(qp和qn);和第五差動鎖存 器，其具有連接到所述第四相位(p4p和p4n)的差動D輸入端(dp 和dn)、分別連接到所述分頻器時鐘輸入端(ckip)和互補輸入端(ckin)的差動時鐘輸入端(cp和cn)、和直接連接返回至所述第 一差動鎖存器的各個D輸入端且具有第五相位(p5p和p5n)的差動 Q輸出端(qp和qn);其中，差動地加載在所述分頻器時鐘輸入端(ckip)和互補輸入端(ckin)的頻率被五分頻，並且以五個均勻間 隔的相位在各個Q輸出端輸出。
全文摘要
一種多相分頻器包括以環路連接的多個差動鎖存器。環路中鎖存器的數目等於產生的相位的數目並等於加載在輸入時鐘上的分頻比。一個鎖存器級的差動Q輸出端連接到下一個鎖存器級的對應差動D輸入端。對於偶數鎖存器級，各級的差動時鐘輸入端連接在一起並且交替地連接到分頻器時鐘輸入端及其互補輸入端。最後的差動Q輸出端返回並交叉連接到第一鎖存器級的差動D輸入端。對於奇數鎖存器級，各級的差動時鐘輸入端並行地分別連接到分頻器時鐘輸入端及其互補輸入端。最後的差動Q輸出端返回並直接連接到第一鎖存器級的差動D輸入端。
文檔編號H03K5/15GK101213747SQ200680023553
公開日2008年7月2日 申請日期2006年6月30日 優先權日2005年6月30日
發明者W·宋 申請人:Nxp股份有限公司