具錯誤檢驗和校正電路的電可擦可編程只讀存儲器的製作方法

2023-08-11 18:07:31

專利名稱：具錯誤檢驗和校正電路的電可擦可編程只讀存儲器的製作方法
技術領域：
本發明涉及非易失性半導體存儲裝置，更具體地說，涉及一種具錯誤檢驗和校正電路的電可擦可編程的只讀存儲器(EEPROM)。
存儲裝置通常都設有錯誤檢驗和校正電路(ECC)以檢驗和校正存儲單元的缺陷從而提高存儲裝置的可靠性。存儲裝置採用檢驗/校正單位為一個字節的ECC時就需要許多奇偶存儲單元，這些存儲單元的數目等於整個存儲單元總數的一半，因而晶片的大小隨著存儲裝置的複雜化而增加。為減少奇偶存儲單元的數目，有人提出ECC採用諸如4位元組單位、8位元組單位等之類的多字節單位(參看日立公司申請的韓國專利公報90-4831)。若這種電路進行4位元組單位的錯誤校正，則奇偶數據應為6位，從而所需的奇偶存儲單元數目為32位(4位元組)的18.8%。
這樣，多字節單位ECC可以減少所要求的奇偶存儲單元的數目，抑制晶片增大尺寸。然而，奇偶存儲單元減少會降低校正效率。這是因為1位元組單位ECC的校正率是每12位(8個數據位+4個奇偶位)1位，而4位元組單位ECC的校正率為每38位(32個數據位+6個奇偶位)1位。特別是在上述專利公報中，由於存儲器陣列和奇偶陣列由一些非易失性ROM存儲單元組成，因而無論數據是隨機存儲或同時存儲都能進行錯誤校正。
然而，若EEPROM採用多字節單位ECC，則應同時寫入多個字節，並按次序輸入各數據，這樣才能產生正確的奇偶位，從而不至於隨機寫入數據。
申請日為1991年10月25日、申請人與本專利申請相同的韓國專利公報91-18832提出了一種奇偶數據發生裝置，用以從隨機輸入的數據同時產生奇偶數據，並將奇偶數據連同所輸入的數據寫入存儲單元中。
參看

圖1。輸入數據選擇器270按照一個字節選取通過數據輸入緩衝器280的輸入數據，最後由第一列解碼器160根據所輸入的地址將該選取的數據輸入頁面緩衝器110中。即根據128個地址轉換將128位元組的輸入數據隨機輸入相應的頁面緩衝器中(每一次地址轉換就接收1個字節輸入數據)。當輸入數據，即布滿一個頁面的128個字節，全輸進頁面緩衝器中時，奇偶位發生周期(Tpg)就開始，這時內列發生電路170就自動產生對應於一個頁面的32個數據集的內列地址。第一列解碼器160根據內列地址促使頁面讀出放大器500通過列選通器120讀出一數據集(4個字節)的數據。將頁面讀出放大器500讀出的存儲數據輸進奇偶位發生器200，從而產生6位對應於所輸入的一數據集的存儲數據。寫入的6位奇偶位數據根據各自的地址輸入到奇偶位單元陣列的奇偶位頁面存儲器中。於是反覆進行從存儲單元陣列的頁面緩衝器110輸入的數據集的讀出過程和將奇偶位數據輸入奇偶位頁面緩衝器的過程，重複進行32次，以完成數據存儲容量為32數據集/128個字節的頁面的奇偶位產生周期。因此，輸入數據和有關的奇偶位數據暫時存入頁面緩衝器中。接著，在編程周期，輸入的數據和存入頁面緩衝器的奇偶位數據同時寫入分別所選取的存儲單元陣列和奇偶位單元陣列的存儲單元中。
讀出時，第一列解碼器160根據所選取的某一地址促使讀出放大器210和奇偶位讀出放大器400分別讀出一數據集(4位元組＝32位)的存儲數據和6位的奇偶位數據，這些數據輸進奇偶位發生器200中，從而產生對應於一數據集的存儲數據的6位奇偶位數據。奇偶位數據傳送到錯誤校正解碼器230。在校正器220的異門將錯誤校正解碼器230的輸出信號與存儲器數據相比較，從而存儲器數據的任何二進位位有錯時就由所讀取的奇偶位數據加以校正。接著，第二列解碼器290的輸出信號YS1-YS4所控制的讀出放大器解碼器240對校正器的輸出進行解碼。最後由數據輸出緩衝器250選擇讀出放大器解碼器240的輸出，產生1個字節的數據。
在這種具上述ECC的一般EEPROM中，外輸入數據經各位線傳送到頁面緩衝器110。當位線具有象漏洩之類的缺陷時，原來輸入的數據可能會在失真的情況下輸入頁面緩衝器110中。此外，即使輸入頁面緩衝器110時數據沒有差錯，但由於暫存入頁面緩衝器的數據經各位線讀出以產生奇偶位數據，若傳送數據的位線或連接在各位線的存儲單元有缺陷，則頁面緩衝器110傳送來的數據是在失真的情況下輸入奇偶位發生器200中的。結果，所產生的是與真實數據無關的錯誤奇偶位數據，從而妨礙了校正器220，使其不能精確糾錯。
EEPROM使用的存儲單元，其漏極和柵極是加有約20伏的高壓的，因而受到高應力的作用，從而可能破壞柵極與漏極之間的隧道氧化物或柵極與漏極之間的柵極氧化物。此外，各位線可能會因結脆弱或製造過程殘留下的多晶矽粒子而引起漏電。雖然這些因素可能不會對採用從晶片外提供的奇偶位數據的EEPROM中EEC的工作產生有害的影響，但卻可能使採用最近的單片EEC的EEPROM中的EEC誤操作，這種EEPROM的奇偶位數據是通過從晶片的存儲單元讀取數據獲得的。
本發明的目的是提供一種有ECC的更為可靠的非易失性半導體存儲裝置。
本發明的另一個目的是提供一種有ECC的更為可靠的EEPROM。
本發明的又另一個目的是提供一種有ECC的可以多個字節為單位隨機寫入數據的EEPROM。
本發明的最後一個目的是提供一種有ECC的可以多個字節為單位隨機寫入數據的EEPROM，以便可利用從頁面緩衝器讀出的存儲數據產生奇偶位數據。
本發明的EEPROM有一個存儲器陣列，該陣列包括多個位線;多個存儲單元，分別與各位線和奇偶位單元相連接;和一個錯誤檢驗和校正電路，其列選通器與多個位線相連接，用以將輸入數據輸進各頁面緩衝器中，並以輸入數據的多個字節為單位處理存儲數據，從而產生由多個隨機寫入各頁面緩衝器的二進位位組成的奇偶位數據，其中各頁面緩衝器連接在多個位線和列選通器之間。最好配備一個分隔裝置供控制各頁面緩衝器與其間的多個位線之間的連接之用。
為更好地理解本發明和說明如何實現本發明，現在以舉例的形式參照各附圖進行說明，附圖中圖1以示意圖示出一般具錯誤檢驗和校正電路的EEPROM結構的方框圖;
圖2以示意圖示出本發明具錯誤檢驗和校正電路的EEPROM結構的方框圖;
圖3以示意圖示出本發明存儲器陣列實施例的方框圖;
圖4示出本發明的數據寫入程序的原理圖;
圖5是圖4數據寫入操作的時間圖;
圖6示出本發明的讀出操作的原理圖;
圖7是圖2奇偶位發生器的詳細電路。
參看圖2。頁面緩衝器900接在存儲器陣列100與列選通器120之間，這一點與圖1的一般連接方法不同，在圖1中頁面緩衝器900是經位線與列選通器120連接的。最好配備NMOS電晶體600製成的分隔裝置，供控制頁面緩衝器與其間的多個位線之間的接線之用。圖1中示出了另一種結構的接線方式，韓國專利申請91-18832的說明書中詳細說明了這種結構的接線。
在圖3中按本發明一個實施例所示存儲單元陣列和奇偶位單元陣列中，錯誤校正是以4個字節為單位進行的。存儲頁面塊101-104、107-111按輸入和輸出分成兩組。鑑於輸入單位是8位，因而存儲器數據包括32位(4位元組)，它與相應的6位奇偶位數據結合形成38位的數據集。一個頁面由128個字節組成，該128個字節構成32個數據集。各頁面的容量為1千位(1024位)。因此，在該存儲單元陣列中，一個頁面(128位元組，32數據集)所需用的奇偶位數據為32×6＝192位，於是得出兩個各由96位組成的奇偶位頁面105和106，分別分左右配置。存儲頁面101-104、107-111僅在位數上與奇偶位頁面105、106不同，設在其中的頁面緩衝器結構相同。為方便起見，設在存儲頁面中的頁面緩衝器叫做「存儲頁面緩衝器」，設在奇偶位頁面中的頁面緩衝器叫做「奇偶頁面緩衝器」。特別應該指出的是，在上述陣列結構中，頁面緩衝器900介在頁面101-111與列選通器之間。由於一個存儲頁面由32數據集(128位元組＝4位元組×32)組成，校正一個頁面的錯誤需要重複6位奇偶位數據的產生周期32次。
現在參照圖4說明本發明的數據書寫過程。圖4以示意圖示出了包括下列各部分的一個電路頁面緩衝器900，第一列解碼器160a-160d，列選通器120，頁面選擇器300，奇偶位讀出放大器400，頁面讀出放大器500，輸入數據選擇器270，輸入數據緩衝器280，奇偶位發生器200和分隔電路600。各輸出S1、S2、S3、S4、S5、S6表示6位奇偶位數據。可以看到存入存儲數據用的32(4位元組)條數據線DL1-DL32和存入奇偶位數據用的奇偶位線PL1-PL60。各存儲單元或奇偶位單元通過各字線WL和串選擇線SL選擇，所選取的位線則根據位線選擇信號SBL與頁面緩衝器900連接。在列解碼器160a，…，160d中，信號YD使列地址信號Pi、Qi和Ri有效。控制信號LD、LCHfa、YW1、LCHfd可由圖2的控制電路180產生，這些控制信號都是一般的控制信號。應該指出的是，頁面緩衝器900不經過各位線，直接與列選通器120連接。頁面緩衝器900與各位線之間的連接由與位線分隔信號YSL連接的分隔電路控制。
參看圖5。錯誤校正的書寫過程包括數據輸入周期Td1，這時布滿一個頁面的128位元組輸入數據根據地址選擇通過列選通器120(不是通過各位線)暫存入相應的頁面緩衝器900中;奇偶位發生周期Tpg，這時奇偶位發生器200接收頁面緩衝器900的存儲數據，從而產生6位通過列選通器120暫存入奇偶位單元陣列105的奇偶頁面緩衝器中屬於各數據集(4位元組，32位)的奇偶位數據S1-S6;和編程周期Tpgm，供將存入頁面緩衝器的數據寫入各存儲單元中。應該指出的是，在數據輸入周期Td1和奇偶位產生周期Tpg中，數據經列選通器120直接傳送到頁面緩衝器(存儲頁面緩衝器和奇偶頁面緩衝器)。
參看圖6。圖中以示意圖示出了在錯誤校正狀態下的讀出過程。從圖中可以看到錯誤校正解碼器230、校正器220、讀出放大器解碼器240和數據輸出緩衝器等的內部結構。圖7示出了奇偶位發生器200的內部結構，其中，由一些異門組成以產生相應的奇偶位的邏輯組合電路201，…，206，其輸出S1、S2、S3、S4、S5、S6由6位自奇偶位單元陣列105讀出的奇偶位數據和32位(4位元組)任意從存儲單元100選取的存儲頁面101讀出的存儲數據組成。6位奇偶位數據都加到奇偶選擇器300和錯誤校正解碼器230上，如圖5和6中所示。
這之後就是圖5的錯誤校正過程，即如何以多個字節為單位，例如以4個字節為單位，同時讀出和寫入數據，從而進行錯誤校正。
在數據輸入周期Td1中，經數據輸入緩衝器280輸入的數據由輸入數據選擇器270按一個字節加以選擇，最後由第一列解碼器160輸進對應於輸入地址的頁面緩衝器中。在此情況下，位線分隔信號YSL轉入邏輯「低」態，從而在電氣上將各位線與頁面緩衝器900分隔開來。就是說，128位元組的輸入數據根據128個地址轉換隨機輸進相應的存儲頁面緩衝器中(每一次地址轉換接收1位元組輸入數據)。輸入數據經列選通器120直接傳送到存儲頁面緩衝器900。布滿一個頁面的128位元組輸入數據全部輸進存儲頁面緩衝器中時即開始進入奇偶位產生周期Tpg。
加到奇偶選擇器300的倒相器上的奇偶允許信號LD轉入「低」態時就開始進入奇偶位發生時間。在此周期裡，內列發生電路170自動產生屬於一個頁面32個數據集的內列地址，信號YD就根據該地址允許第一列解碼器160變「高」，從而使頁面讀出放大器500經列選通器120讀出一數據集(4位元組)的數據。為使頁面讀出放大器500讀出存入頁面緩衝器110中的數據，不言而喻，位線選擇信號SBL和位線解除信號DCB分別應為邏輯「高」態和「低」態，如圖5中所示。在此情況下，各字線不影響數據的讀出操作。奇偶位發生器200接收頁面讀出放大器500所讀出的一數據集(4位元組)存儲數據，從而產生6位對應於所輸入的存儲數據的寫入奇偶位數據。此奇偶位數據根據相應的地址輸進奇偶頁面105的奇偶頁面緩衝器900中。於是，重複存入存儲單元陣列的存儲頁面緩衝器900中一數據集數據的讀出過程和奇偶位數據存入奇偶頁面緩衝器的存入過程32次，以完成數據容量為32數據集/128位元組頁面的奇偶位發生周期。因此輸入數據和有關的奇偶位數據同時分別存入存儲頁面緩衝器和奇偶頁面緩衝器中。
最後，在編程周期Tpgm內，位線分隔信號YSL變高，將各位線接到頁面緩衝器900上，從而使暫存入頁面緩衝器中的輸入數據和奇偶位數據同時分別寫入存儲器和奇偶頁面中。就是說，1千位輸入數據和192位奇偶位數據同時寫入頁面中。
如上所述，本發明的電路，在存入所輸入的數據或隨機寫入用所存入的存儲數據產生的奇偶位數據時，促使存儲數據和奇偶位數據直接從頁面緩衝器傳送出來或直接傳送到頁面緩衝器，從而使ECC操作不致受到因位線和連接到其上的存儲單元的缺陷而產生的錯誤數據的影響。因此提高了ECC的可靠性。
雖然上面是就本發明的具體最佳實施例具體展示和說明本發明的內容，但熟悉本技術領域的人士都知道，在不脫離本發明的精神實質和範圍的前提下是可以對上述內容進行種種修改的。
權利要求
1.一種具錯誤檢驗和校正電路的EEPROM，有一個存儲器陣列，該陣列包括多個位線、多個分別與所述位線和奇偶位單元相連接的存儲單元和一個與所述多個位線相連接的列選通器，用以將所輸入的數據存入各頁面緩衝器中並以所述輸入數據的多個字節為單位處理存儲數據，從而產生奇偶位數據，該奇偶位數據由多個隨機寫入所述頁面緩衝器的二進位位組成，其特徵在於，所述頁面緩衝器連接在所述各位線與各列選通器之間。
2.如權利要求1所述的EEPROM，其特徵在於，配備了一個分隔裝置，供控制所述頁面緩衝器與位線之間的連接。
全文摘要
公開了一種EEPROM，該EEPROM有一個存儲器陣列，該陣列包括多個位線、多個分別與各位線和奇偶位單元相連接的存儲單元和一個錯誤檢驗和校正電路，其中列選通器與多個位線相連接，用以將所輸入的數據存入相應的頁面緩衝器中，並以輸入數據的多個字節為單位處理存儲數據，從而產生奇偶位數據，該奇偶位數據由多個隨機寫入頁面緩衝器中的二進位位組成。最好配備一個分隔設備，供控制頁面緩衝器與多個位線之間的連接。
文檔編號G11C17/00GK1077049SQ9211505
公開日1993年10月6日 申請日期1992年12月31日 優先權日1992年3月30日
發明者金鎮祺 申請人:三星電子株式會社