多處理器數據處理系統中的調試信令的製作方法

2023-08-11 18:44:11

專利名稱：多處理器數據處理系統中的調試信令的製作方法
技術領域：
本公開大體上涉及數據處理，並且更具體地涉及多處理器數據處理系統中的調試
背景技術：
用於集成電路數據處理系統的某些應用要求比平均水平更高的可靠性。例如，遙控自動駕駛儀、防抱死制動器、汽車安全氣袋、和其中故障可能導致傷害的其它系統是要求高度可靠的操作的系統的示例。存在許多方式改善可靠性。例如，在存儲器中，可以通過添加在主組件出現故障時接替的冗餘組件來改善可靠性。在多處理器系統中，已經通過以「步伐一致」的方式運行多個處理器來實現更好的可靠性。當兩個或更多處理器正在步伐一致地運行時，每個處理器同時地或在相互之間預定偏移內(即在相互之間的預定數目的時鐘內)執行相同的指令流。然而，當調試此類多處理器系統時會出現問題。例如，調試埠相對於多處理器系統內的一個或多個處理器的處理器時鐘域的異步性質可能會引起保持步伐一致方面的問題，因為一個處理器的動作在調試進入和退出命令的同步之後可能是不同的。也就是說，多處理器系統內的另一處理器可能不會在相同的時鐘周期同步調試進入和退出命令，因此可能招致可見的調試模式進入或退出方面的延遲，從而導致失去步伐一致。


以示例的方式來圖示本發明，並且本發明不受到附圖的限制，在附圖中，相同的附圖標記指示類似的要素。圖中的要素是出於簡單和明了的目的而圖示的，並且不一定按比例繪製。圖1以框圖的形式圖示根據實施例的多處理器系統。圖2以框圖的形式圖示根據實施例的圖1的多處理器系統內的處理器的調試控制的一部分。圖3以圖表的形式圖示根據實施例的圖2的調試控制的調試命令寄存器。圖4以表格的形式圖示根據實施例的圖3的調試命令寄存器的各種欄位的說明。圖5以圖表方式圖示根據實施例的圖2的調試控制的調試控制寄存器。圖6以表格的形式圖示根據實施例的圖5的調試控制寄存器的欄位的說明。圖7圖示根據非步伐一致模式下的調試進入信令的一個示例的圖1或圖2的各種信號的時序圖。圖8圖示根據步伐一致模式下的調試進入信令的一個示例的圖1或圖2的各種信號的時序圖。圖9圖示根據步伐一致模式下的調試進入信令的另一示例的圖1或圖2的各種信號的時序圖。圖10圖示根據非步伐一致模式下的調試退出信令的一個示例的圖1或圖2的各種信號的時序圖。圖11圖示根據步伐信號的時序圖。圖12圖示根據步伐信號的時序圖。
具體實施例方式通常，提供其中多個處理器、核或中央處理單元(CPU)以諸如步伐一致的同步方式來操作的多處理器數據處理系統。然而，由於調試活動的異步性質，諸如進入調試模式和從調試模式退出，可能失去步伐一致性。例如，當步伐一致地運行一對處理器時，在每個處理器中使用同步電路以保證異步輸入相對於處理器的時鐘是同步的。然而，由於在此類同步電路內可能發生的可能亞穩定性，兩個處理器中的每一個中的同步電路的同步輸出實際上可能不同，導致在使用與處理器時鐘異步地操作的調試控制接口來執行調試操作時失去步伐一致。在這種情況下，調試程序需要解決此步伐一致的失去，並嘗試重新同步。因此， 在一個實施例中，使用諸如步伐一致調試接口的交叉信令接口來迫使進入和退出調試模式在處理器之間是協調的(例如，以保證兩個處理器同時或相互之間在預定數目的時鐘周期內進入或退出調試模式)。在一個實施例中，交叉信令保證處理器將通過有條件地延遲一個處理器中的調試進入和退出，直至另一處理器已看到同一請求來保持步伐一致。在包括不止兩個處理器的系統中，可以使用交叉信令來有條件地延遲一個處理器中的調試進入和退出，直至所有其它處理器已看到相同的請求為止。並且，在一個實施例中，基於處理器實際上是否在步伐一致模式下操作來有條件地使用交叉信令接口。本文所使用的術語「總線」用來指示可以用來傳輸一個或多個各種形式的信息 (諸如數據、地址、控制或狀態)的多個信號或導體。本文所討論的導體可以被圖示或描述為單個導體、多個導體、單向導體、或雙嚮導體。然而，不同的實施例可以改變導體的實施方式。例如，可以使用單獨的單向導體而不是雙嚮導體，反之亦然。並且，可以用連續地或以時間復用方式傳輸多個信號的單個導體來替換多個導體。同樣地，可以將載送多個信號的單個導體分離成載送這些信號的子集的多個不同導體。因此，存在用於傳輸信號的許多選擇。當分別涉及信號、狀態位、或類似設備到其邏輯真或邏輯假狀態的呈現時，本文使用術語「斷言」或「置位」和「否定」(或「取消斷言」或「清除」)。如果邏輯真狀態是邏輯電平1，則邏輯假狀態是邏輯電平0。並且，如果邏輯真狀態是邏輯電平0，則邏輯假狀態是邏輯電平1。本文所述的每個信號可以被設計為正或負邏輯，其中，能夠由在信號名稱之上的橫號或信號名之後的字母「B」來指示負邏輯。在負邏輯信號的情況下，信號是低電平有效， 其中，邏輯真狀態對應於邏輯電平0。在正邏輯信號的情況下，信號是高電平有效，其中，邏輯真狀態對應於邏輯電平1。請注意，可以將本文所述的任何信號設計為負或正邏輯信號。 因此，在替換實施例中，可以將被描述為正邏輯信號的那些信號實現為負邏輯信號，並且可以將被描述為負邏輯信號的那些信號實現為正邏輯信號。圖1以框圖形式圖示根據實施例的數據處理系統10的簡化視圖。系統10包括處
一致模式下的調試退出信令的一個示例的圖ι或圖2的各種一致模式下的調試退出信令的另一示例的圖1或圖2的各種理器12、處理器14、其它模塊22、系統互連24、以及調試接口 20。處理器12包括調試控制 16、步伐一致模式啟用機構32、程序計數器15、以及處理器控制邏輯38。步伐一致模式啟用機構32、程序計數器15、以及處理器控制邏輯38中的每一個被耦合到調試控制16。步伐一致模式啟用機構32向調試控制16提供步伐一致模式指示符42，並且處理器控制邏輯 38經由信號40與調試控制16通信。處理器14包括調試控制18、步伐一致模式啟用機構 34、程序計數器17、以及處理器控制邏輯39。步伐一致模式啟用機構34、程序計數器17、以及處理器控制邏輯39中的每一個被耦合到調試控制18。步伐一致模式啟用機構34向調試控制18提供步伐一致模式指示符36，並且處理器控制邏輯39經由信號41與調試控制18 通信。在所示實施例中，處理器12和14是基本上相同的，並且可以是任何類型的處理器， 諸如，例如通用處理器、數位訊號處理器(DSP)等。在其它實施例中，處理器12和14可以相互不同。例如，處理器12可以是通用處理器且處理器14可以是DSP。並且，即使僅示出了兩個處理器，本領域的技術人員也將認識到所述實施例還可適用於具有不止兩個處理器的系統。另外，在其它實施例中，處理器12和14可以包括與所描繪的不同的邏輯塊，或者可以存在圖1未示出的附加邏輯塊。例如，處理器12和14中的每一個可以包括一個或多個執行單元、指令獲取(fetch)單元、指令解碼單元、總線接口單元等，其可以全部被耦合到相應處理器的處理器控制邏輯。因此，處理控制邏輯38和39能夠分別控制處理器12和 14的操作。處理器12和14的操作在本領域中是已知的，因此將僅在描述本發明的實施例所需的程度上進行討論。處理器12和14及其它模塊22 (如果有的話)被雙向地耦合到系統互連24。請注意，可以存在圖1中未示出的被耦合到系統互連M的附加功能塊。在一個實施例中，可以將系統互連M表徵為包括被耦合到系統的每個塊的多個導體的總線。在另一實施例中，系統互連M可以是允許系統塊之間的同時通信的常規「交叉開關(cross bar)」型總線。在另一實施例中，系統互連M可以是高級高性能總線(AHB)。AHB是在由ARM有限公司發布的AMBA規範版本2中介紹的總線協議。在另一實施例中，系統互連M可以是另一類型的系統互連繫統。系統10包括在處理器12中的調試控制16與處理器14中的調試控制18之間的步伐一致調試接口 30。在一個實施例中，步伐一致調試接口 30包括以下信號從調試控制 16提供給調試控制18的同步調試進入請求25、從調試控制16提供給調試控制18的同步調試退出命令沈、從調試控制18提供給調試控制16的同步調試進入請求27、以及從調試控制18提供給調試控制16的同步調試退出命令28。請注意，在調試控制16和18之間可以存在附加信號。調試接口 20在調試控制16和18與外部調試程序(未示出)之間對接。 例如，在一個實施例中，調試接口 20可以是JTAG埠、或至少其一部分。調試接口 20可以在外部調試程序與位於系統10的各處理器中的調試控制之間傳送調試命令和結果。在操作中，處理器12和14使用同一處理器時鐘、PCLK 54(圖1中未示出)來操作，並且能夠相互步伐一致地操作。在一個實施例中，可以斷言在處理器12和14中的每一個中的步伐一致模式啟用機構，以啟用步伐一致模式。在一個實施例中，響應於由系統10 內的電路(在處理器12和14內部或外部)(未示出)提供的系統信號來啟用步伐一致模式。在替換實施例中，處理器12和14可以始終步伐一致地操作。當處理器12和14步伐一致地運行時，每個處理器同時地或相互之間在預定偏移內(即，相互之間在預定數目的時鐘內)執行相同的指令流。例如，在一個實施例中，當步伐一致地運行時，處理器14中的相同指令的執行與處理器12中的相同指令的執行相比偏移十個PCLK或更少的周期。並且，當處理器12和14在步伐一致模式下運行時(即使在調試模式下)，每個處理器同時更新其相應的程序計數器(分別為程序計數器15和程序計數器17)。當步伐一致地運行時，可以經由調試接口 20從外部調試程序向調試控制16和18 提供調試命令。響應於這些調試命令，處理器12和處理器14中的每一個可以進入調試模式。然而，為了保持步伐一致地運行，處理器12和處理器14應同時或相互之間在預定數目的時鐘內進入調試模式。在某些實施例中，調試接口 20使用諸如TCLK 56的時鐘進行操作， 其相對於處理器12和14所使用的時鐘是異步的，並且還可以具有不同的頻率，諸如在一個實施例中的低得多的頻率。因此，在一個實施例中，當需要進入調試模式時，每個處理器等待直至其已看到調試命令，並準備好進入調試模式，並且另一處理器已看到同一調試命令， 並且也準備好進入調試模式。因此，在一個實施例中，當處理器準備好進入調試模式時，該處理器的調試控制斷言同步調試進入請求信號，使得另一處理器可以知道其準備好進入調試模式的時間。以這種方式，處理器將等待進入調試模式，直至另一處理器也準備好這樣做。類似的討論適用於退出調試模式，其中，當處理器將退出調試模式時，該處理器的調試模式斷言同步調試退出命令，使得另一處理器可以知道該處理器準備好退出調試模式的時間。下面將參考圖2 12來描述操作的其它細節。圖2以框圖形式圖示調試控制16的一部分。調試控制16包括控制電路43、同步電路48、調試控制寄存器44、以及調試命令寄存器46。控制電路43接收來自處理器14的步伐一致模式指示符42、程序計數器15、PCLK 54、同步調試進入請求27 ；來自處理器14的同步調試退出命令觀；以及來自同步電路48的同步輸出52。請注意，同步輸出52可以包括同步DR 51和同步GO 53。控制電路43還經由信號40與處理器控制邏輯38通信。同步電路48接收PCLK 54並向控制電路43提供同步輸出52。調試控制寄存器44和調試命令寄存器46與調試接口 20通信並向同步電路48提供異步輸入50。調試電路58包括調試控制寄存器44和調試命令寄存器46並接收測試時鐘(TCLK) 56.因此，請注意調試電路58根據可以相對於PCLK 54異步的TCLK 56進行操作。因此，異步輸入50可以相對於PCLK 54 是異步的。然而，可替換地，TCLK 56可以相對於PCLK M是同步的。並且，從調試接口 20 進入的輸入可以與PCLK M異步。因此，請注意，調試電路的第一部分(諸如調試電路58) 能夠使用第一時鐘(諸如TCLK 56)進行操作，而調試電路的第二部分(諸如同步電路48 和控制電路43)能夠使用與第一時鐘異步的第二時鐘(諸如PCLK 54)進行操作。在參考圖3 6討論調試控制寄存器44和調試命令寄存器46之後，將更詳細地描述圖2的操作。圖3圖示根據本發明的實施例的調試命令寄存器46。調試命令寄存器46包括用於存儲讀/寫命令位的R/W欄位60、用於存儲go命令位的GO欄位62、用於存儲退出命令位的EX欄位64、以及用於存儲寄存器選擇指示符的RS欄位66。圖4圖示描述調試命令寄存器46中的每個欄位的操作的表格。讀/寫命令位指定數據傳輸的方向。例如，當R/W 60 被清除至邏輯電平0時，與該命令相關聯的數據被寫入由RS 66指定的寄存器，並且當其被置位為邏輯電平1時，讀取包含在由RS 66指定的寄存器中的數據。當GO 62被清除至邏輯電平0時，不採取行動。當GO 62被置位為邏輯電平1時，執行指令寄存器(IR)(在處理器 12內)中的指令。為了執行該指令，處理器12離開調試模式並執行該指令。如果EX 64被清除至邏輯電平0，則處理器12在執行指令之後立即返回調試模式。如果EX 64被置位為邏輯電平1，且未斷言其它調試請求源，則處理器12繼續進行正常操作。因此，如果EX 64 被置位為邏輯電平1，則處理器12將離開調試模式並重新開始正常操作直至生成另一調試請求。圖5圖示根據本發明的一個實施例的調試控制寄存器44。調試控制寄存器44包括用於存儲調試請求控制位的DR欄位70。圖6圖示描述DR 70的操作的表格。DR 70用來無條件地請求處理器12輸入調試模式。因此，當DR 70被清除至邏輯電平0時，不進行調試模式請求，並且當其被置位為邏輯電平1時，處理器12將在下一個指令邊界處進入調試模式O請注意，可以使用一個或多個寄存器來實現調試命令寄存器46和調試控制寄存器44，每個寄存器具有任何數目的欄位，每個欄位具有任何數目的位並被以任何方式來進行組織。因此，返回參考圖2，響應於例如來自外部調試程序的命令，調試接口 20可以置位或者清除寄存器44和46的欄位以生成進入調試模式的請求或使得從調試模式退出。由於調試電路58根據TCLK 56進行操作，所以響應於來自調試接口 20的命令，根據TCLK 56(例如，響應於TCLK 56的上升或下降沿)來更新寄存器44和46的欄位。同步電路48從寄存器44和46接收異步輸入50。例如，當DR 70或GO 62被置位或清除，其作為輸入被同步電路48接收。由於這些位被與TCLK56同步地置位或清除，所以其可以相對於PCLK M異步。 根據PCLK M操作的同步電路48使DR 70和GO 62與PCLK M同步，以產生DR 70的同步型式，即同步DR 51、以及GO 62的同步型式，即同步GO 53，其每個被同步(即同步化)至 PCLK 54。因此，同步電路48進行操作以使從調試電路58接收到的異步輸入50同步以向控制電路43提供相應的同步輸出52 (其中，同步DR 51和同步GO 53可以被包括在同步輸出52中)。使用這些同步輸出，控制電路43能夠適當地警告處理器14其被同步且準備好採取適當行動(諸如退出或進入調試模式)。例如，響應於用於進入調試模式的DR 70的斷言，同步電路48向控制電路43提供同步DR 51。在這裡，可以認為處理器12準備好進入調試模式。因此，控制電路43響應於同步DR 51的斷言，能夠向處理器14的調試控制18提供同步調試進入請求25，以向調試控制18指示處理器12準備好進入調試模式。然而，處理器12在接收到來自處理器14的調試控制18的斷言的同步調試進入請求27之前將不會進入調試模式，其中，所述斷言的同步調試進入請求27指示處理器14也接收到進入調試模式的請求(諸如經由其相應調試控制寄存器的位中的DR位的斷言)，並且也響應於此準備好進入調試模式。因此，處理器12在處理器14也準備好進入調試模式之前將不會進入調試模式，並且反之亦然。以這種方式，兩個處理器能夠以步伐一致的方式、即同時地進入調試模式。處理器14同樣地在處理器12警告處理器14其準備好進入調試模式且處理器14本身也準備好進入調試模式之前將不會進入調試模式。類似的操作適用於退出調試模式。例如，響應於用於退出調試模式的GO 62的斷言，同步電路48向控制電路43提供同步GO 53。在這裡，可以認為處理器12準備好退出調試模式。因此，控制電路43響應於同步GO 53的斷言能夠向調試控制18或處理器14提供同步調試退出命令26，以向調試控制18指示處理器12準備好退出調試模式。然而，處理器12在接收到來自處理器14的調試控制18的斷言的同步調試退出命令觀之前將不會退出調試模式，其中，所述斷言的同步調試退出命令觀指示處理器14也接收到退出調試模式的命令(諸如經由其相應調試命令寄存器的位中的GO位的斷言)並且也響應於此準備好退出調試模式。因此，處理器12在處理器14也準備好退出調試模式之前將不會退出調試模式，並且反之亦然。以這種方式，兩個處理器能夠以步伐一致的方式、即同時地退出調試模式。處理器14同樣地在處理器12警告處理器14其準備好退出調試模式且處理器14本身也準備好退出調試模式之前將不會退出調試模式。在一個實施例中，一旦處理器12和處理器14處於調試模式，則可以使用兩個處理器中的TCLK 56時鐘來執行由外部調試程序經由調試接口 20請求的後續操作，使得在處理器12與處理器14之間不要求那些操作的同步和事件的後續握手，因此使通信簡化。在替換實施例中，在兩個處理器中可以使用處理器時鐘PCLK M來執行所請求的操作，或者可以將PCLK 54切換到與調試控制16內的控制58同步的替換時鐘，因此避免對控制信令的進一步同步的任何需要。在某些實施例中，調試或測試時鐘與正常處理器時鐘之間的此時鐘切換可以允許很大程度的信令簡化。請注意，在一個實施例中，同步調試進入請求25是同步DR 51的延遲型式(例如由於通過組合或順序邏輯的傳播而導致被延遲)。也就是說，同步調試進入請求25可以是與同步DR 51相同的信號，僅僅被延遲PCLK M的一個或多個時鐘周期。也就是說，響應於同一事件，同步DR 51和同步調試進入請求信號25兩者被斷言(即，響應於同步電路48 對經由調試電路58接收到的用於進入調試模式的請求進行同步，兩者被斷言)。對於同步調試退出命令沈而言相同的可能是如下的情況，即，其可以僅僅是同步GO 53的同步型式。 也就是說，響應於同一事件，同步GO 53和同步調試退出請求信號沈兩者被斷言(S卩，響應於同步電路48對經由調試電路58接收到的用於退出調試模式的命令進行同步，兩者被斷
曰)°並且，請注意，由同步電路48輸出的同步DR 51的任何部分或同步調試進入請求 25的任何部分可以被用作確定處理器12進入調試模式的時間的同步調試進入請求信號。 例如，在一個實施例中，處理器12將等待進入調試模式，直至從處理器14接收到同步調試進入請求27和的同步DR 51兩者都被斷言。在替換實施例中，處理器12將等待進入調試模式，直至從處理器14接收到的同步調試進入請求信號27和同步調試進入25兩者都被斷言。因此，由於響應於同一事件，同步DR 52和同步調試進入請求25兩者被斷言，如上所述， 所以請注意可以使用同步DR 51或同步調試進入請求25作為被處理器12用來確定進入調試模式的時間的同步調試進入請求信號。同樣地，對於替換實施例而言，由同步電路48輸出的同步GO 53的任何部分或同步調試退出命令沈的任何部分可以被用作確定處理器12 退出調試模式的時間的同步調試退出命令信號。仍參考圖2，請注意，可以使用任何類型的已知同步電路來使輸入50同步至PCLK M。例如，在一個實施例中，對於每個輸入和相應輸出而言，同步電路可以包括由PCLK 54 作為時鐘的許多串聯連接D型觸發器。可以在第一串聯連接觸發器的數據輸入端處提供異步輸入，並且可以在最後一個串聯連接觸發器的數據輸出端處提供相應的同步輸出，其中， 然後將使數據輸出相對於PCLK M同步。例如，在一個實施例中，可以向串聯連接的一系列的三個D型觸發器提供DR 70和GO 62中的每一個，其中，分別地，該系列中的第一觸發器的數據輸入端接收DR 70或GO 62，且該系列中的第三和最後一個觸發器的數據輸出端提供同步DR 51或同步GO 53。可替換地，可以使用任何數目的觸發器，或者可以使用其它類型的同步電路。在一個實施例中，調試控制電路18與調試控制電路16相同，並且包括控制電路、 同步電路、調試控制寄存器、以及被以相同的方式耦合且以與在調試控制電路16中相同的方式操作的調試命令寄存器。因此，在本實施例中，上文相對於調試控制電路16和處理器 12提供的相同說明也同樣地適用於調試控制電路18和處理器14。經由調試接口 20同樣可以對調試控制電路18的調試控制寄存器的DR位和調試命令寄存器的GO位進行斷言或者否定。對於某些實施例而言，可以將使處理器12進入調試模式(例如通過斷言處理器12中的DR 50)的第一請求視為與作為第二請求的用於進入調試模式的請求相同的請求，其中， 所述第二請求使處理器14進入調試模式(例如，通過斷言處理器14中的DR位)。然而，替換實施例可以替代地將到多個處理器的此類請求視為多個不同的請求，因為涉及多個處理器。類似於處理器12，處理器14將不會進入或退出調試模式，直至其準備好這樣做(由其同步DR或同步GO信號的斷言來指示)，並且其從處理器12分別接收到斷言的同步調試進入請求27或同步調試退出命令28。在一個實施例中，處理器12和14兩者根據同一處理器時鐘(諸如PCLK 54)進行操作，其中，每個處理器12和14的調試電路的異步部分根據同一測試時鐘(諸如TCLK 56)進行操作。然而，在替換實施例中，可以將第三時鐘用於處理器14，使得處理器14可以根據其自己的處理器時鐘進行操作，所述其自己的處理器時鐘可以與處理器12所使用的PCLKM相同，但是也可以不同。在一個實施例中，即使可以由調試接口 20同時將每個處理器的相應調試控制電路的DR或GO位置位或清除，也有可能不能同時地提供來自處理器12的同步電路48的同步輸出和來自處理器14的同步電路的同步輸出。即使處理器12和14的同步電路是相同的， 基於各種因素，其中的一個可以花費一個周期或更長時間來使輸入同步以提供同步輸出。 如果每個處理器將簡單地依賴於其各自的同步電路的輸出來進入或退出調試模式，而不從另一處理器接收關於其是否準備好進入或退出調試模式的任何指示，則可能的是，兩個處理器可能由於同步時間的差而相差一個周期或更多地進入或退出調試模式，因此導致步伐一致性的喪失。因此，通過包括步伐一致調試接口 30並使用這些信號來將進入調試模式或從調試模式退出延遲，直至系統中的其他步伐一致處理器準備好做相同的事，如上所述，才能夠防止步伐一致性的喪失。在替換實施例中，其中，在每個處理器中使用不同類型的同步電路，如上所述的步伐一致調試接口的使用也可以幫助防止步伐一致的喪失。並且，在一個實施例中，如由每個處理器的相應的步伐一致模式啟用指示符向每個處理器的調試控制電路所指示的，僅在處理器12和14在步伐一致模式下操作時，使用步伐一致調試接口 30，或者將進入調試模式或從調試模式退出延遲。請注意，在某些實施例中，當在步伐一致模式下操作時，處理器12和14在兩個處理器之間有延遲(預定時鐘偏移)的情況下進行操作，並且操作可能不在同一時鐘周期上發生。除此之外，當步伐一致模式未被啟用時，每個處理器能夠在相應控制電路從相應同步電路接收到同步DR或GO命令時進入或退出調試模式。也就是說，當處理器12和14未在步伐一致模式下操作時，則其在其中處理器12和14充當單獨、獨立處理器的獨立模式下操作。下面將參考圖7 12的時序圖來進一步討論系統10的操作。然而，相同的描述還可以適用於系統10內的任何處理器。在每個時序圖中，提供PCLK56作為頭
兩個信號。(並且，請注意，用於程序計數器15和程序計數器17的、在圖7 12中的每一個中使用的程序計數器值採取十六進位格式。)圖7圖示用於在步伐一致操作被禁用的情況下用於進入調試模式的示例性時序。 因此，圖7中的最後一個信號，S卩，步伐一致模式被否定。在本示例中，由DR 70的斷言來請求進入調試模式(其中，還可以同時地對處理器14的DR位進行斷言)。如箭頭81所示， DR 70的斷言響應於TCLK 56的上升沿在周期1期間發生。在這裡，DR 70相對於PCLK 54 是異步的。然後使DR 70同步至PCLK 54(通過同步電路48)，如箭頭82所示，導致在周期 3中的同步DR 51。如箭頭83所示，控制電路43響應於同步DR 51的斷言，稍後在周期3 中對同步調試進入請求25 (其從調試控制16輸出)斷言。並且，如箭頭84所示，響應於同步DR 51的斷言，處理器12在周期4中進入調試模式。(請注意當調試模式信號處於邏輯電平1時，處理器12處於調試模式，並且當其處於邏輯電平0時，處理器12不處於調試模式。)如上所述，由於PCLK討與1化1( 56之間的關係不是固定的，所以在處理器12和14 中DR的同步型式(同步DR)可能不同。因此，即使可以與DR 70同時地置位處理器14的 DR位，處理器14的同步DR在周期4之前也可能未被處理器14的同步電路輸出，如箭頭85 所示，其中，周期4比在處理器12中提供同步DR 51的時間遲一個周期。稍後在周期4中， 如箭頭86所示，處理器14的控制電路斷言同步調試進入請求27 (在調試控制18的輸出端處)。並且，響應於周期4中的同步DR的斷言，處理器14在周期5中進入調試模式，如箭頭87所指示的。因此，請注意在本示例中，處理器14比處理器12遲一個周期地進入調試模式。然而，由於步伐一致模式未被啟用，所以調試控制16的輸入端處的接口信號(同步調試進入請求27)和調試控制18的輸入端處的接口信號(同步調試進入請求2 被忽視， 因此不通過處理器有條件地進入調試模式。因此，每個處理器的程序計數器在處於調試模式時以不同的值結束(如在周期6和7中看到的)，並因此處理器12和14此時不同步。圖8圖示用於在步伐一致操作被啟用的情況下進入調試模式的示例性時序。因此，圖8中的最後一個信號，即，步伐一致模式被斷言。在本示例中，由DR 70的斷言來請求進入調試模式(其中，還可以同時地斷言處理器14的DR位)。如箭頭91所示，DR 70的斷言響應於TCLK 56的上升沿在周期1期間發生。在這裡，DR 70相對於PCLK 54是異步的。然後使DR 70同步至PCLK 54 (通過同步電路48)，導致在周期3中得到同步DR 51，如箭頭92所示。如箭頭93所示，控制電路43響應於同步DR 51的斷言，稍後在周期3中對同步調試進入請求25 (其為來自調試控制16的輸出)斷言。如箭頭94所示，同步調試進入請求25的此斷言然後傳播至調試控制18的輸入端。如上所述，由於PCLK M與TCLK 56 之間的關係不是固定的，所以在處理器12和14中DR的同步型式(同步DR)可能不同。因此，即使可以與DR70同時地置位處理器14的DR位，處理器14的同步DR在周期4之前也可能未被處理器14的同步電路輸出，如箭頭95所示，其中，周期4比在處理器12中提供同步DR 51的時間遲一個周期。稍後在周期4中，如箭頭96所示，處理器14的控制電路對同步調試進入請求27斷言(在調試控制18的輸出端處)。如箭頭97所示，同步調試進入請求27的此斷言然後傳播至調試控制16的輸入端。與在其中處理器12響應於同步DR 51的斷言，在周期4中進入調試模式的圖7中不同，處理器12延遲對調試模式的進入，直至發生同步DR 51的斷言，且接收到同步調試進入請求27的斷言，如箭頭98所指示的。因此，處理器12延遲對調試模式的進入直至周期 5，而不是如在圖7中所作地在周期4中進入。同樣地，如箭頭99所示，處理器14在同步DR 的斷言發生且接收到同步調試進入請求25的斷言時進入調試模式。因此，處理器14也在周期5中進入調試模式。因此，兩個處理器保持同步而不喪失步伐一致。因此，通過使用同步調試進入請求信號，能夠保持步伐一致。與圖7中的示例相反，如在周期5 7中所示， 用於處理器12和處理器14的程序計數器值在處於調試模式的同時是相同的值。圖9圖示用於在步伐一致操作被啟用的情況下進入調試模式的另一示例性時序。 因此，圖9中的最後一個信號，S卩，步伐一致模式被斷言。在本示例中，由DR 70的斷言來請求進入調試模式(其中，還可以同時地對處理器14的DR位斷言)。如箭頭101所示，DR 70 的斷言響應於TCLK 56的上升沿在周期1期間發生。在這裡，DR 70相對於PCLK M是異步的。然後使DR 70同步至PCLK 54 (通過同步電路48)，導致在周期3中得到同步DR 51， 如箭頭105所示。如箭頭106所示，控制電路43響應於同步DR 51的斷言稍後在周期3中對同步調試進入請求25 (其為來自調試控制16的輸出)斷言。如箭頭103所示，同步調試進入請求25的此斷言然後傳播至調試控制18的輸入端。如上所述，由於PCLK 54與TCLK 56之間的關係不是固定的，所以在處理器12和14中DR(同步DR)的同步型式可能不同。 然而，在圖9中，如箭頭102所示，同樣由處理器14的同步電路在周期4中輸出處理器14 的同步DR。稍後在周期3中，如箭頭109所示，處理器14的控制電路對同步調試進入請求 27斷言(在調試控制18的輸出端處)。如箭頭104所示，同步調試進入請求27的此斷言然後傳播至調試控制16的輸入端。仍參考圖9，如箭頭107所示，當在調試控制16的輸出端處對同步調試進入請求 25斷言，並由調試控制16接收到斷言的同步調試進入請求27時，處理器12進入調試模式。同樣地，如箭頭108所示，當在調試控制18的輸出端處對同步調試進入請求27斷言， 並由調試控制18接收到斷言的同步調試進入請求25時，處理器14進入調試模式。因此， 在本示例中，作為除了從另一處理器接收到用於進入調試模式的斷言的同步調試進入請求之外還等待同步DR被斷言的替代，每個處理器除了從另一處理器接收到斷言的同步調試進入請求之外還進行等待，直至其對將被提供給另一處理器的其的同步調試進入請求進行斷言。因此，兩個處理器在本示例中也保持同步而不失去步伐一致。因此，通過使用同步調試進入請求信號，能夠保持步伐一致。圖10圖示用於在步伐一致操作被禁用的情況下退出調試模式的示例性時序。因此，圖10中的最後一個信號，即，步伐一致模式被否定。在本示例中，由GO 62的斷言來請求從調試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭111所示，響應於TCLK 56的上升沿在周期1期間發生GO 62的斷言。在這裡，GO 62相對於PCLKM是異步的。GO 62然後被同步至PCLK 54 (通過同步電路48)，導致在周期3中得到同步GO 53， 如箭頭112所示。如箭頭113所示，控制電路43響應於同步GO 53的斷言稍後在周期3中對同步調試退出命令26斷言(其從調試控制16被輸出)。並且，響應於同步GO 53的斷言，處理器12在周期4中退出調試模式，如箭頭114所示，並且開始指令處理，如程序計數器值2000、2004等的序列能夠看到的。如上所述，由於PCLK M與TCLK 56之間的關係是不固定的，在處理器12和14中GO的同步型式(同步GO)可以不同。因此，即使可以與G062 同時地置位處理器14的GO位，處理器14的同步GO在周期4之前也可能未被處理器14的同步電路輸出，如箭頭115所示，其中，周期4比在處理器12中提供同步GO 53的時間遲一個周期。稍後在周期4中，如箭頭116所示，處理器14的控制電路對同步調試退出命令觀斷言(在調試控制18的輸出端處)。並且，響應於周期4中的同步GO的斷言，處理器14在周期5中進入調試模式，如箭頭117所指示的。因此，請注意在本示例中，處理器14比處理器12遲一個周期地退出調試模式。然而，由於步伐一致模式未被啟用，所以調試控制16的輸入端處的接口信號(同步調試退出命令28)和調試控制18的輸入端處的接口信號(同步調試退出命令26)被忽視，因此不通過處理器有條件地退出調試模式。因此，每個處理器的程序計數器以不同的值結束(如在周期6和7中看到的)，並因此處理器12和14此時不同步。圖11圖示用於在步伐一致操作被啟用的情況下退出調試模式的示例性時序。因此，圖11中的最後一個信號，即，步伐一致模式被斷言。在本示例中，通過GO 62的斷言來請求從調試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭121所示， 響應於TCLK56的上升沿在周期1期間發生GO 62的斷言。在這裡，GO 62相對於PCLK 54 是異步的。GO 62然後被同步至PCLK 54 (通過同步電路48)，導致在周期3中得到同步GO 53，如箭頭122所示。如箭頭123所示，控制電路43響應於同步GO 53的斷言，稍後在周期 3中對同步調試退出命令沈斷言(其從調試控制16被輸出)。如箭頭IM所示，同步調試退出命令沈的此斷言然後傳播至調試控制18的輸入端。如上所述，由於PCLK 54與TCLK 56之間的關係不是固定的，所以在處理器12和14中GO的同步型式(同步GO)可能不同。 因此，即使可以與GO 62同時地置位處理器14的GO位，處理器14的同步GO在周期4之前也可能未被處理器14的同步電路輸出，如箭頭125所示，其中，周期4比在處理器12中提供同步GO 53的時間遲一個周期。稍後在周期4中，如箭頭1 所示，處理器14的控制電路對同步調試退出命令28斷言(在調試控制18的輸出端處)。如箭頭127所示，同步調試退出命令觀的此斷言然後傳播至調試控制16的輸入端。與在其中處理器12響應於同步GO 53的斷言在周期4中退出調試模式的圖10中不同，處理器12延遲從調試模式退出，直至發生同步GO 53的斷言，且接收到同步調試退出命令28的斷言，如箭頭1 所指示的。因此，處理器12延遲退出調試模式直至周期5，而不是如在圖10中所作地在周期4中退出。同樣地，如箭頭1 所示，處理器14在同步GO的斷言發生且接收到同步調試退出命令沈的斷言時退出調試模式。因此，處理器14也在周期5中退出調試模式。因此，兩個處理器保持同步而不失去步伐一致。因此，通過使用同步調試退出命令信號，能夠保持步伐一致。圖12圖示用於在步伐一致操作被啟用的情況下退出調試模式的另一示例性時序。因此，圖12中的最後一個信號，S卩，步伐一致模式被斷言。在本示例中，由GO 62的斷言來請求從調試模式退出(其中，還可以同時地對處理器14的GO位斷言)。如箭頭131所示，響應於TCLK 56的上升沿在周期1期間發生GO 62的斷言。在這裡，GO 62相對於PCLK 討是異步的。GO 62然後被同步至PCLK 54 (通過同步電路48)，導致在周期3中得到同步 GO 53，如箭頭133所示。如箭頭134所示，控制電路43響應於同步GO 53的斷言，稍後在周期3中對同步調試退出命令沈斷言(其從調試控制16被輸出)。如箭頭135所示，同步調試退出命令沈的此斷言然後傳播至調試控制18的輸入端。如上所述，由於PCLK討與 TCLK 56之間的關係不是固定的，所以在處理器12和14中GO的同步型式(同步GO)可能不同。然而，在圖12中，如箭頭132所示，同樣由處理器14的同步電路在周期3中輸出處理器14的同步GO。稍後在周期3中，如箭頭139所示，處理器14的控制電路對同步調試退出命令28斷言(在調試控制18的輸出端處)。如箭頭136所示，同步調試退出命令28的此斷言然後傳播至調試控制16的輸入端。仍參考圖12，如箭頭137所示，當在調試控制16的輸出端處對同步調試退出命令 26斷言並由調試控制16接收到斷言的同步調試退出命令28時，處理器12退出調試模式。 同樣地，如箭頭138所示，當在調試控制18的輸出端處對同步調試退出命令沈斷言並由調試控制18接收到斷言的同步調試退出命令沈時，處理器14退出調試模式。因此，在本示例中，作為除了從另一處理器接收到用於退出調試模式的斷言的同步調試退出命令之外還等待同步GO被斷言的替代，每個處理器除了從另一處理器接收到斷言的同步調試退出命令之外還進行等待，直至其對將被提供給另一處理器的其的同步調試退出命令進行斷言。因此，兩個處理器在本示例中也保持同步而不失去步伐一致。因此，通過使用同步調試退出命令信號，能夠保持步伐一致。因此，至此應理解的是，交叉信令的使用如何被用於保證在步伐一致模式下操作的系統內的處理器能夠在不喪失步伐一致的情況下進入和退出調試模式。以這種方式，即使進入和退出調試模式，系統中的多個處理器也能夠保持同步。由於在很大程度上實現本發明的設備由本領域的技術人員已知的電子組件和電路組成，所以將不會以比如上所述認為理解和認識本發明的根本概念所需的更大的程度來解釋電路細節，以免使本發明的講授內容含糊難懂或分散注意力。可以使用多種不同的信息處理系統來實現可適用的上述實施例中的某些。例如， 雖然圖1及其討論描述了示例性信息處理架構，但提出此示例性架構僅僅是為了在討論本發明的各種方面時提供有用的參考。當然，已經出於討論的目的簡化了架構的描述，並且其僅僅是根據本發明可以使用的許多不同類型的適當架構中的一個。本領域的技術人員將認識到邏輯塊之間的邊界僅僅是說明性的，並且替換實施例可以合併邏輯塊或電路元件，或對各種邏輯塊或電路元件應用功能的取代分解。因此，應當理解的是，本文描述的架構僅僅是示例性的，並且實際上，可以實現許多其它架構，所述其他架構實現相同的功能。簡要地，但仍很明確地，將實現相同功能的組件的任何布置被有效地「關聯」，使得實現期望的功能。因此，可以被組合以實現特定功能的本文中的任何兩個組件視為相互"關聯"，使得實現期望的功能，而不管架構或中間組件如何。同樣地，還可以將被這樣關聯的任何兩個組件視為被相互「可操作地連接」或「可操作地耦合」以實現期望功能。並且，例如，在一個實施例中，系統10的所示元件是位於單個集成電路上或同一器件內的電路。可替換地，系統10可以包括被彼此互連的任何數目的分離的集成電路或單獨器件。例如，其它模塊22 (如果有的話)可以位於與處理器12和14相同的集成電路上， 或位於在分離的集成電路上，或位於與系統10的其它元件離散地分離的另一外圍或從屬裝置內。此外，本領域的技術人員將認識到，上述操作的功能之間的邊界僅僅是說明性的。 可以將多個操作的功能組合成單個操作，和/或可以將單個操作的功能分布在附加操作中。此外替換實施例可以包括特定操作的多個實例，並且在各種其它實施例中可以改變操作的順序。雖然在本文中參考特定實施例描述了本發明，但在不脫離如所附權利要求書所闡述的本發明的範圍的情況下可以進行各種修改和變更。因此，應將說明書和附圖視為說明性而不是限制性的，並且所有此類修改意圖被包括在本發明的範圍內。本文相對於特定實施例所述的任何益處、優點、或問題的解決方案意圖不應該被理解為任何或所有權利要求的關鍵、要求、或本質特徵或要素。本文所使用的術語「耦合」並不意圖局限於直接耦合或機械耦合。此外，本文所使用的術語「一」被定義為一個或多於一個。並且，不應將權利要求中的諸如「至少一個」和「一個或多個」的引用性短語的使用理解為意指由不定冠詞「一」對另一權利要求元素的引用將包含該引用的權利要求元素的任何特定權利要求局限於僅包含一個此類要素的發明，即使在同一權利要求中包括引用性短語「一個或多個」或「至少一個」和諸如「一」的不定冠詞時也是如此。這也適用於定冠詞的使用。除非另外說明，諸如「第一」和「第二」的術語用來任意地區別此類術語描述的要素。因此，這些術語不一定意圖指示此類要素的時間或其它優先次序排列。 以下討論針對本發明的各種實施例。 項目1包括如下的系統，其包括第一處理器、第二處理器、被耦合到第一處理器的第一時鐘、被耦合到第二處理器的第二時鐘、以及被耦合到第一處理器和第二處理器的第三時鐘。第一處理器包括被耦合以接收第三時鐘的調試電路、被耦合以接收第一時鐘的同步電路、接收用於進入調試模式的第一請求並提供第一同步調試進入請求信號的同步電路、以及用於從第二處理器接收第二同步調試進入請求信號的輸入端。第一同步調試進入請求信號相對於第一時鐘是同步的，並且第一處理器等待進入調試模式，直至第一同步調試進入請求信號和第二同步調試進入請求信號兩者被斷言。項目2包括項目1的系統，其中，所述第三時鐘相對於第一時鐘是異步的。項目3包括項目2的系統，其中，所述第三時鐘相對於第二時鐘是異步的。項目4包括項目1的系統，其中，調試電路包括調試請求寄存器位，並且其中，響應於調試請求寄存器位被斷言，進入調試模式的第一請求被提供給同步電路。項目5包括項目1的系統，其中，第一處理器包括第一程序計數器且第二處理器包括第二程序計數器，並且其中，當第一處理器和第二處理器兩者處於調試模式時，第一處理器遞增第一程序計數器且第二處理器同時地遞增第二程序計數器。項目6包括項目1的系統，其中，第一處理器和第二處理器進入調試模式，並在調試模式期間步伐一致地執行相同指令。項目7包括項目1的系統，其中，第一處理器和第二處理器進入調試模式並在調試模式期間執行相同指令，並且其中，由第一處理器進行的相同指令的執行與由第二處理器進行的相同指令的執行相比偏移第一時鐘的十個或更少的周期。項目8包括項目1的系統， 其中，所述同步電路包括從調試電路接收用於退出調試模式的請求，並提供第一同步調試退出命令信號，其中，第一同步調試退出命令信號相對於第一時鐘是同步的，並且其中，第一處理器進一步包括用於將第一同步調試進入請求信號從第一處理器傳輸至第二處理器的第一輸出端、用於將第一同步調試退出命令信號從第一處理器傳輸至第二處理器的第二輸出端、以及用於從第二處理器接收第二同步調試退出命令信號的輸入端，其中，第一處理器等待退出調試模式，直至第一同步調試退出命令信號和第二同步調試退出命令信號兩者被斷言。項目9包括項目1的系統，其中，第二處理器包括被耦合以接收第三時鐘的調試電路、被耦合以接收第二時鐘的同步電路，其中，同步電路接收用於進入調試模式的第二請求並向第一處理器提供第二同步調試進入請求信號、以及用於從第一處理器接收第一同步調試進入請求信號的輸入端。項目10包括項目9的系統，其中，所述第二處理器等待進入調試模式，直至第一同步調試進入請求信號和第二同步調試進入請求信號兩者被斷言。項目11包括一種方法，其包括使用第一時鐘作為調試電路的第一部分的時鐘；使用第二時鐘作為調試電路的第二部分的時鐘，其中，第一時鐘相對於第二時鐘是異步的；從調試電路的第一部分向同步電路傳輸用於進入調試模式的第一請求，其中，進入調試模式的第一請求相對於第二時鐘是異步的；第一處理器使用於進入調試模式的第一請求與第二時鐘同步以產生第一同步調試進入請求；第一處理器監視從第二處理器接收到的第二同步調試進入請求；以及第一處理器等待進入調試模式，直至第一同步調試進入請求和第二同步調試進入請求兩者被斷言。項目12包括項目11的方法，並且進一步包括從第一處理器向第二處理器傳輸第一同步調試進入請求。項目13包括項目11的方法，並且進一步包括啟用用於第一處理器和第二處理器的步伐一致操作，其中，步伐一致操作包括在調試模式期間，在第一處理器和第二處理器中執行相同指令。項目14包括項目11的方法，並且進一步包括從調試電路的第一部分向同步電路傳輸用於退出調試模式的請求，其中，用於退出調試模式的請求相對於第二時鐘是異步的；第一處理器使退出調試模式的請求與第二時鐘同步以產生第一同步調試退出命令；第一處理器監視從第二處理器接收到的第二同步調試退出命令；以及第一處理器等待退出調試模式，直至第一同步調試退出命令和第二同步調試退出命令兩者被斷言。項目15包括項目11的方法，並且進一步包括第二處理器使用於進入調試模式的第二請求與第三時鐘同步以產生第二同步調試進入請求，其中，第一時鐘相對於第三時鐘是異步的。項目16包括項目15的方法，其中，第二時鐘和第三時鐘是異步的。項目17包括項目15的方法，並且進一步包括在進入調試模式之前，第二處理器監視從第一處理器接收到的第一同步調試進入請求，並且第二處理器在第一同步調試進入請求和第二同步調試進入請求兩者被斷言之後在調試模式下執行一個或多個指令。項目18包括項目11的方法，其中，第一處理器和第二處理器在同一集成電路上形成。項目19包括一種方法，其包括向第一處理器和第二處理器輸入測試時鐘；向第一處理器輸入第一處理器時鐘；向第二處理器輸入第二處理器時鐘，其中，該測試時鐘相對於第一處理器時鐘是異步的，並且其中，所述測試時鐘相對於第二處理器時鐘是異步的；第一處理器接收用於進入調試模式的第一請求；第二處理器接收用於進入調試模式的請求，其中，用於進入調試模式的第一請求和用於進入調試模式的第二請求與測試時鐘同步；第一處理器使用於進入調試模式的第一請求相對於第一處理器時鐘同步以產生第一同步調試進入請求；第二處理器使用於進入調試模式的請求相對於處理器時鐘同步以產生第二同步調試進入請求；第一處理器從第二處理器接收第二同步調試進入請求，並使用第二同步調試進入請求來確定進入調試模式的時間；以及第二處理器從第一處理器接收第一同步調試進入請求，並使用第一同步調試進入請求來確定進入調試模式的時間。項目20包括項目19 的方法，其中，第一處理器在進入調試模式之前等待，直至第一同步調試進入請求和第二同步調試進入請求兩者被斷言，並且其中，第二處理器在進入調試模式之前等待，直至第二同步調試進入請求和第一同步調試進入請求兩者被斷言。
權利要求
1.一種系統，包括第一處理器； 第二處理器；被耦合到所述第一處理器的第一時鐘； 被耦合到所述第二處理器的第二時鐘；以及被耦合到所述第一處理器和所述第二處理器的第三時鐘， 其中，所述第一處理器包括 被耦合以接收所述第三時鐘的調試電路；被耦合以接收所述第一時鐘的同步電路，所述同步電路接收用於進入調試模式的第一請求並提供第一同步調試進入請求信號，其中，所述第一同步調試進入請求信號相對於所述第一時鐘是同步的；以及輸入端，用於從所述第二處理器接收第二同步調試進入請求信號， 其中，所述第一處理器等待進入調試模式，直至所述第一同步調試進入請求信號和所述第二同步調試進入請求信號兩者被斷言。
2.根據權利要求1所述的系統，其中，所述第三時鐘相對於所述第一時鐘是異步的。
3.根據權利要求2所述的系統，其中，所述第三時鐘相對於所述第二時鐘是異步的。
4.根據權利要求1所述的系統，其中，所述調試電路包括調試請求寄存器位，並且其中，響應於所述調試請求寄存器位被斷言，用於進入調試模式的所述第一請求被提供給所述同步電路。
5.根據權利要求1所述的系統，其中，所述第一處理器包括第一程序計數器且所述第二處理器包括第二程序計數器，並且其中，當所述第一處理器和所述第二處理器兩者處於調試模式時，所述第一處理器遞增所述第一程序計數器且所述第二處理器同時地遞增所述第二程序計數器。
6.根據權利要求1所述的系統，其中，所述第一處理器和所述第二處理器進入調試模式，並在所述調試模式期間步伐一致地執行相同指令。
7.根據權利要求1所述的系統，其中，所述第一處理器和所述第二處理器進入調試模式，並在所述調試模式期間執行相同指令，其中，由所述第一處理器進行的相同指令的執行與由所述第二處理器進行的相同指令的執行相比偏移所述第一時鐘的十個或更少周期。
8.根據權利要求1所述的系統，其中，所述同步電路從所述調試電路接收用於退出調試模式的請求，並提供第一同步調試退出命令信號，其中，所述第一同步調試退出命令信號相對於所述第一時鐘是同步的，並且其中，所述第一處理器進一步包括第一輸出端，用於從所述第一處理器向所述第二處理器傳輸所述第一同步調試進入請求信號；第二輸出端，用於從所述第一處理器向所述第二處理器傳輸所述第一同步調試退出命令信號；以及輸入端，用於從所述第二處理器接收第二同步調試退出命令信號， 其中，所述第一處理器等待退出所述調試模式，直至所述第一同步調試退出命令信號和所述第二同步調試退出命令信號兩者被斷言。
9.根據權利要求1所述的系統，其中，所述第二處理器包括；被耦合以接收所述第三時鐘的調試電路；被耦合以接收所述第二時鐘的同步電路，所述同步電路接收用於進入調試模式的第二請求，並向所述第一處理器提供所述第二同步調試進入請求信號；以及輸入端，用於從所述第一處理器接收所述第一同步調試進入請求信號。
10.根據權利要求9所述的系統，其中，所述第二處理器等待進入所述調試模式，直至所述第一同步調試進入請求信號和所述第二同步調試進入請求信號兩者被斷言。
11.一種方法，包括使用第一時鐘作為調試電路的第一部分的時鐘； 使用第二時鐘作為調試電路的第二部分的時鐘， 其中，所述第一時鐘相對於所述第二時鐘是異步的； 從調試電路的所述第一部分向同步電路傳輸用於進入調試模式的第一請求， 其中，用於進入調試模式的所述第一請求相對於所述第二時鐘是異步的； 第一處理器使用於進入調試模式的所述第一請求與所述第二時鐘同步以產生第一同步調試進入請求；所述第一處理器監視從第二處理器接收到的第二同步調試進入請求；以及所述第一處理器等待進入所述調試模式，直至所述第一同步調試進入請求和所述第二同步調試進入請求兩者被斷言。
12.根據權利要求11所述的方法，進一步包括從所述第一處理器向第二處理器傳輸所述第一同步調試進入請求。
13.根據權利要求11所述的方法，進一步包括啟用用於所述第一處理器和所述第二處理器的步伐一致操作， 其中，所述步伐一致操作包括在調試模式期間在所述第一處理器和所述第二處理器中執行相同指令。
14.根據權利要求11所述的方法，進一步包括從調試電路的所述第一部分向同步電路傳輸用於退出調試模式的請求， 其中，用於退出調試模式的所述請求相對於所述第二時鐘是異步的； 所述第一處理器使用於退出調試模式的所述請求與所述第二時鐘同步以產生第一同步調試退出命令；所述第一處理器監視從所述第二處理器接收到的第二同步調試退出命令；以及所述第一處理器等待退出所述調試模式，直至所述第一同步調試退出命令和所述第二同步調試退出命令兩者被斷言。
15.根據權利要求11所述的方法，進一步包括所述第二處理器使用於進入調試模式的第二請求與第三時鐘同步以產生所述第二同步調試進入請求，其中，所述第一時鐘相對於所述第三時鐘是異步的。
16.根據權利要求15所述的方法，其中，所述第二時鐘和所述第三時鐘是異步的。
17.根據權利要求15所述的方法，進一步包括在進入所述調試模式之前，所述第二處理器監視從所述第一處理器接收到的所述第一同步調試進入請求；以及所述第二處理器在所述第一同步調試進入請求和所述第二同步調試進入請求兩者被斷言之後，在所述調試模式下執行一個或多個指令。
18.根據權利要求11所述的方法，其中，所述第一處理器和所述第二處理器在同一集成電路上形成。
19.一種方法，包括向第一處理器和第二處理器輸入測試時鐘；向所述第一處理器輸入第一處理器時鐘；向所述第二處理器輸入第二處理器時鐘，其中，所述測試時鐘相對於所述第一處理器時鐘是異步的，並且其中，所述測試時鐘相對於所述第二處理器時鐘是異步的；所述第一處理器接收用於進入調試模式的第一請求；所述第二處理器接收用於進入調試模式的請求，其中，用於進入調試模式的所述第一請求和用於進入調試模式的第二請求與所述測試時鐘同步；所述第一處理器使用於進入調試模式的所述第一請求相對於所述第一處理器時鐘同步以產生第一同步調試進入請求；所述第二處理器使用於進入調試模式的所述請求相對於處理器時鐘同步以產生第二同步調試進入請求；所述第一處理器從所述第二處理器接收所述第二同步調試進入請求，並使用所述第二同步調試進入請求來確定進入調試模式的時間；以及所述第二處理器從所述第一處理器接收所述第一同步調試進入請求，並使用所述第一同步調試進入請求來確定進入調試模式的時間。
20.根據權利要求19所述的方法，其中，所述第一處理器在進入所述調試模式之前等待，直至所述第一同步調試進入請求和所述第二同步調試進入請求兩者被斷言，並且其中， 所述第二處理器在進入所述調試模式之前等待，直至所述第二同步調試進入請求和所述第一同步調試進入請求兩者被斷言。
全文摘要
一種系統包括第一處理器(12)、第二處理器(14)、被耦合到第一處理器的第一時鐘(54)、以及被耦合到第一處理器和第二處理器的第三時鐘(56)。第一處理器包括被耦合以接收第三時鐘的調試電路(58)、被耦合以接收第一時鐘的同步電路(48、43)，其中，同步電路接收用於進入調試模式的第一請求，並提供第一同步調試進入請求信號(51或25)，並且其中，所述第一同步調試進入請求信號相對於第一時鐘是同步的；以及輸入端，其用於從第二處理器接收第二同步調試進入請求信號(27)，其中，第一處理器等待進入調試模式，直至第一同步調試進入請求信號和第二同步調試進入請求信號兩者被斷言。
文檔編號G06F9/06GK102365624SQ201080015511
公開日2012年2月29日 申請日期2010年3月23日 優先權日2009年4月8日
發明者吉米·谷穆佳, 威廉·C·莫耶 申請人:飛思卡爾半導體公司