位串行積分電路的製作方法

2023-07-07 01:48:11 3

專利名稱：位串行積分電路的製作方法
技術領域：
本發明是關於一種為選通時鐘位串行系統提供積分功能的電路。
大家都知道，在數字電路技術中，要進行積分可採用延遲元件和加法電路。待積分的信號被加到加法電路的一個輸入端(加數)上，加法電路的輸出端耦合到延遲元件的輸入端上，延遲元件的輸出端則耦合到加法電路的第二輸入端(被加數)上。積分信號可以取自加法電路的輸出端，也可以取自延遲元件的輸出端。這可參看，舉例說，一九五七年六月的《無線電工程師協會電路理論學報》第41至53頁H.Urkowitz題為《延遲線周期性濾波器的分析與合成》的文章。
有時候往往要求對積分電路所提供的值進行定標和截斷。進行截斷是為了減少所處理的樣本位的數目，為了減小處理線路規模或將處理時間縮到最短。歷時都知道，若截斷是在積分迴路中進行，即在延遲元件與加法器之間進行，則可能產生不希望有的後果。這些後果表現為所處理的信號不準確，某些信號產生不希望有的過度增加，以及可能產生振蕩或周期有限。本發明的一個目的是提供一種能定標和截斷、能以全位精度進行積分且需用的硬體數最少的位串行積分電路。
本發明旨在提供一種包括一個與R線移位寄存器串行耦合的信號混合裝置的位串行積分電路。R線移位寄存器的輸出端通過一N級移位寄存器耦合到混合裝置的第一接頭，待積分的信號則耦合到混合裝置的第二輸入接頭上。每個採樣周期提供至少R+N個脈衝的選通時鐘源耦合到各移位寄存器上，以便往其中傳送樣本位。在R級移位寄存器的輸出接頭上可獲得經截斷、定標和積分了的R位樣本。


圖1是本發明實施例的位串行積分電路的方框圖。
圖2是對說明本發明有用的波形圖。
圖3是包括有圖1的積分線路用以消除位串行信號的直流分量的線路方框圖。
本發明將就位串行選通時鐘系統的情況加以說明。待處理的樣本為R位二進位補碼位串行樣本。參看圖2，各樣本以稱為SC的樣本時鐘所規定的速率同步出現。各樣本位與稱為CLOCKR的時鐘信號的時鐘脈衝串同步出現，在時間上最低有效位(LSB)先出現，最高有效位(MSB)或符號位最後出現。CLOCKR的時鐘脈衝串的周期比採樣周期短。計時信號CLOCKR的脈衝是從一個稱為CLOCK、波形連續的系統時鐘產生的。
參看圖1。積分電路包括具有第一輸入端10的加法器12，待積分的樣本即加到該第一輸入端10上。加法器12的輸出端耦合到信號擴充移位寄存器(S×SR)14上，S×SR14則包括一R級串行移位寄存器16和一透明鎖存器(TL)18。透明鎖存器18由雙電平控制信號XND控制，並在信XND處於第一狀態時使各樣本位原封不動地通過，將與信號XND從第一狀態到第二狀態的轉變同時出現的二進位位鎖存起來，並在信號XND處於第二狀態期間保存和輸出該二進位位。透明鎖存器的輸出是積分信號經定標過的一個輸出。串行寄存器16的輸出端耦合到N級串行移位寄存器22上，寄存器22的輸出端則耦合到加法器12的第二輸入端上。移位寄存器22和16由時鐘信號CLOCK(R+N)用單位採樣周期的(R+N)個時鐘脈衝串進行計時，時鐘信號CLOCK(R+N)與CLOCK(R)的關係如圖2所示。
控制信號XND(示於圖2)在第R個時鐘脈衝期間從第一狀態轉變到第二狀態，從而寄存器16所輸出的第R個樣本位被鎖存，因此在現行採樣周期的其餘時間內重複該第R個樣本位。
時鐘信號由，舉例說，產生著系統時鐘、CLOCK的振蕩器23和時鐘發生器24產生。時鐘發生器24根據系統時鐘產生CLOCK(R)、CLOCK(R+N)和XND等信號，必要時產生信號SC。這些信號是在時鐘發生器24中用一般的方法產生的，其細節不屬於本發明的一部分，熟悉信號處理技術領域的人士是可以理解圖2所示的定時關係的，因而對上述時鐘發生器24的線路是不難進行設計的。
假定有一系列R位二進位補碼位串行樣本加到輸入接頭10上，各樣本的第R個位或符號位在出現R-1值二進位位之後的各採樣周期期間重複著。符號位的重複可以通過，舉例說，將各樣本經由受控制信號XND控制的透明鎖存器加到接頭10上提供。此外假設寄存器16和22的內容都取零值，且加法器12對所加的信號不延遲處理。在加第一個樣本的採樣周期期間，由於寄存器16和22的內容取零值，因而第一個樣本通過加法器12中不變，且在時鐘信號CLOCK(R+N)的頭R個脈衝之後，駐留在移位寄存器16中。在此期間，輸出「OUT」為零值，即寄存器16中原先取零值的內容通過透明鎖存器18。鎖存器18鎖存著第R個輸出位並在採樣周期期間重複它，從而進一步使寄存器16所提供的二進位位值在採樣期間不致被放到端子OUT上。
寄存器16在另一N時鐘周期計時，將樣本的N個LSB提供到N級移位寄存器22中。在下一個取樣周期開始時，第一個樣本就出現在加法器12的第二輸入端上，而且有正當的理由可以加到下一個所加的樣本上。就是說，駐留在寄存器22中的第一樣本，其LSB和其後的各二進位位會與後面的(第二個)加到接頭10上的樣本的LSB與相應的二進位位同時出現。
由於寄存器16是個R級寄存器且它是用R+N個脈衝計時的，因而在第一取樣周期(及以後的各採樣周期)終了時，只有和數樣本的R個MSB駐留在寄存器16中。(注儘管輸入樣本是R個二進位位寬，但和數樣本可以擴大到R+N個二進位位寬。)在以後的各採樣周期期間，和數的R個MSB是作為輸出信號OUT經由透明鎖存器18提供的。和數樣本的R個MSB是與時鐘脈衝串的頭R個脈衝同時輸出的。輸出樣本表示加法器12所提供、截斷並移位到N個更低的有效位位置的和數樣本。將和數樣本移位到N個更低有效位位置相當於將和數樣本定標到2-N倍。
但經由寄存器22反饋到加法器12的樣本既不經過截斷也不經過定標。因此積分是以完全精確的方式進行的。
設輸入樣本的值為A，和數樣本為B，經由寄存器22反饋的樣本為C，則可按下法求出電路的傳遞函數。樣本C等於延遲一個採樣周期的樣本B，同時採用一般Z變換表示法C＝BZ-1(1)則和數樣本B等於B＝A+C(2)或B＝A+BZ-1(3)將各項匯集一起並重整方程(3)，則B/A＝A/(1-Z-1) (4)方程(4)是以Z變換表示法表示積分函數。
設輸出樣本OUT為DD＝2-NBZ-1(5)並將(4)代入(5)中，則得出D/A函數為D/A＝2-NZ-1/(1-Z-1) (6)這表明輸出等於延遲一個採樣周期並用2-N定標的輸入信號的積分。
在圖1的布局方式下，由於總共有R+N個移位寄存器級的串聯組合，因而加法器12所提供的和數可以擴大到R+N的位寬。此外若想在和數樣本以2-X定標的情況下反饋至加法器12上，則可以將寄存器22的級數減少X，並在寄存器22與加法器12之間插入透明鎖存器，該鎖存器是規定用以鎖存和重複出現在第(R+N-X)個時鐘脈衝的樣本位的。
在圖1的布局方式中是假設加法器12不採用處理延遲。但若加法器12採用Y位周期的處理延遲，則應將樣本B乘以2Y，於是傳遞函數B/A就變了。
這個因素部分可通過將寄存器22的級數減少Y級來補償。這時，傳遞函數B/A和D/A為B/A＝2Y/(1-Z-1) (7)和D/A＝2-(N-Y)/(1-Z-1) (8)不然若加法器採用Y位周期的處理延遲，則可以通過使各時鐘脈衝串的脈衝數增加Y而無需對電路元件16和22作其它任何更動來使方程(4)和(6)的傳遞函數保持完整。這時加到寄存器16和22的時鐘信號在各串中會含有R+N+Y個脈衝。
其次參看圖3。圖3中以圖1各元件同樣編號表示的各元件假定是與圖1的該元件完全相同的。圖3中的線路可用以從位串行聲頻信號之類的位串行信號中除去直流分量。假設，舉例說，加到端子32上的信號是來自模-數轉換器的無符號標準二進位信號，且所有的值都是正的。轉換過程通常是把直流參考電源加到數位化信號上。來自，舉例說，廣播源的聲頻信號一般是個交流信號。若不把直流分量除去，則通常要求處理線路能夠處理動態範圍比交流聲頻信號所要求的更大的信號。因此為要使整個信號處理硬體的數目儘量少，總希望能除去直流分量。
圖3的電路包括一個位串行二進位補碼減法電路30和一個參照圖1介紹過的積分電路。輸入信號(AIN)耦合到減法器30的被減數輸入端上，積分電路端子OUT則耦合到減法器的減數輸入端上。應該指出，實際上若信號ACOUT是耦合到與加法器12互換的減法器的減數輸入端上，則減法器30和加法器12實際上可以互換。
信號ACOUT等於信號AIN減去來自積分電路的輸出OUT得出的差值。從方程(6)可知，來自積分電路的信號OUT為OUT=ACOUT2-N1-1/(1-Z-1)---(9)]]>因此，ACOUT=AIN-ACOUT2-N1-1/(1-Z-1)----(10)]]>
匯集各項並重整傳遞函數，則圖3的ACOUT/AIN可以(11)式表示ACOUT/AIN＝(Z-1)/(Z-1+2-N) (11)對小於有關信號的採樣周期來說，此傳遞函數在零赫茲下含零，在大約2-Nfs/2π下赫茲含一個極點，其中fs為採樣頻率。聲頻帶寬為20赫至20千赫。假設要滿足採樣周期小於最大聲頻周期這個標準的採樣頻率為300千赫，則為了不致丟失任何聲頻信號範圍，該極點的頻率應小於20赫或2-Nfs/2π＜20 (12)N比11小時，可滿足該條件。N等於12時3分貝點是在11.6赫處，N等於13時，3分貝點則減少到5.8赫。這樣交流聲頻信號實質上會通過，振幅上沒有任何損失，同時會完全消除直流分量。
現在假設減法器30和加法器12各個都對信號樣本採用一位周期的延遲，則相對於某一選通時鐘系統中所建立的樣本數據來說，一位周期延遲相當於乘上一個係數2。於是減法器30的輸出變為ACOUT＝2(AIN-OUT) (13)根據方程(8)，信號OUT變為OUT=ACOUT2-(N-1)1-1/(1-Z-1)---(14)]]>將(14)代入(13)中，集項和移項，則傳遞函數可用(15)式表示ACOUT/AIN=2(Z-1)/(Z-1+2-(N-2))]]>(15)這裡在零赫處又有一個零，但這時極點是在2-(N-2)fs/2π赫處，且振幅增加1倍。要在與上例相同的頻率下建立極點，N應增加2。
在下面的權利要求書中，詳述了「時鐘脈衝串」一詞。「時鐘脈衝串」可以佔據整個採樣周期，也可以只佔據小於整個採樣周期的部分，這視乎所選用的特定電路元件，即寄存器級數和採樣周期而定。若時鐘脈衝串佔據整個採樣周期，則時鐘信號會作為連續的脈衝串出現，即時鐘脈衝串會一個接一個地彼此緊跟毗鄰，看不出有明顯的分離。權利要求書中所使用的「時鐘脈衝串」一詞也包括這種可能發生的情況。
權利要求
1.一種對位串行信號進行積分用的位串行積分電路，該電路包括一信號輸入端子(1N)，用以施加位串行信號；一混合裝置(12)，用以混合位串行信號，該裝置具有一耦合到所述信號輸入端的第一輸入端、一第二輸入端和一輸出端；一第一串行移位寄存器(16)，具有R級(R為整數)還具有一耦合到所述混合裝置(12)上的輸入端、一輸出端和一時鐘輸入端；該電路的特徵在於第二串行移位寄存器(22)，具有N級(N為整數)、一耦合到所述串行移位寄存器(16)的輸出端上的輸入端、一耦合到所述混合裝置的第二輸入端上的輸出端和一時鐘輸入端；用於施加時鐘脈衝串的裝置(23，24)，用以將時鐘脈衝串加到所述第一串行寄存器(16)和第二串行寄存器(22)上，所述時鐘脈衝串中的脈衝與所述位串行信號出現的二進位位同步，且所述時鐘脈衝串中的脈衝數每採樣周期至少為R+N個；和透明鎖存裝置(18)，耦合到所述第一串行移位寄存器(16)的輸出端上，用以在所述時鐘脈衝串的第一預定部分期間使樣本二進位位通過，並在所述預定部分之後的各採樣周期期間鎖存和輸出預定的樣本二進位位。
2.如權利要求1所提出的位串行積分電路，其特徵在於，所述時鐘脈衝串施加裝置(23，24)在所述混合物裝置(12)的輸入端與所述第二串行移位寄存器(22)的輸出端子之間提供數目等於位延遲周期整數的脈衝串。
3.如權利要求2所提出的位串行積分電路，其特徵在於，所述混合裝置(12)在其輸入端與輸出端之間具有一個樣本位周期的處理延遲，且所述時鐘脈衝串施加裝置提供數量等於R+N+1的脈衝串。
4.權利要求3所提出的混合裝置，其特徵在於包括另一個串行混合裝置(30)，具有一耦合到所述位串行透明鎖存裝置(18)的輸出端上的第一輸入端、一耦合到所述混合裝置(12)的第一輸入端上且其上有處理過的信號的輸出端，和一個第二輸入端;和位串行信號施加裝置(AIN)，用以將位串行信號加到所述另一個位串行混合裝置(30)的第二輸入端上。
全文摘要
位串行積分電路，包括位串行加法器(12)、第一位串行寄存器和第二位串行寄存器組成的級聯組合。輸入信號加到加法器的一輸入端，第二位串行寄存器的輸出端則耦合到加法器的第二輸入端。第一位串行寄存器的一出端上耦合有一透明鎖存器(18)，規定該鎖存器使預定數量的樣本位通過，然後在採樣周期期間鎖存和輸入某一特點的樣本位。鎖存器的輸出表示出經過積分、定標和截斷了的輸入信號。
文檔編號G06F7/50GK1031768SQ8810627
公開日1989年3月15日 申請日期1988年8月24日 優先權日1987年8月24日
發明者託德·J·克里斯多福 申請人:Rca許可公司