優化多管芯微處理器中的頻率和性能的方法、設備和系統的製作方法

2023-08-09 21:18:26

專利名稱：優化多管芯微處理器中的頻率和性能的方法、設備和系統的製作方法
技術領域：
本發明涉及優化多管芯微處理器中的頻率和性能的方法、設備和系統。
背景技術：
本發明的實施例涉及微處理器的熱管理，更具體來說，涉及經由穿越多個管芯 (die)複製狀態的串行鏈路來優化多管芯微處理器的頻率和性能。在多核微處理器中，可能希望允許核(core)使用可用功率餘量(headroom)來使性能為最高。在這類情況下，核可工作在高於製造商所規定的頻率和/或電壓。當達到或超過目標溫度時，則可使用過熱降頻(thermal throttling)來降低核的工作頻率和/或電壓。但是，過熱降頻在某些環境中可能不會進行，例如在環境溫度十分低的情況下。在這種環境下，不存在可用於降低工作頻率和/或電壓的機制，而會允許處理器在某個不確定的時間量內以高於製造商所規定的頻率/電壓運行。在這種情況下，功率傳送系統必須過度設計，以便供應系統所需的額外的電力。隨著朝多管芯處理器的發展，各管芯不能輕易確定相對於空閒或活動狀態的其它管芯的狀態。因此，這就妨礙了設置多管芯處理器的最佳頻率和性能。一種低效解決方案是布置專用信號線來發送和接收核功率狀態。然而，這種解決方案的成本直接與核的數量以及核功率狀態的數量成正比。

發明內容
本發明提供一種具有第一座(site)和第二座的處理器，包括發送和接收所述第一座和第二座上的每個相應核的功率狀態的接口 ；以及所述第一座中的頻率選擇邏輯，與所述接口耦合，從所述第二座接收每個相應核的功率狀態，至少部分地根據所述第一座和第二座的各核的功率狀態來確定所述第一座和第二座上的各核的工作頻率。本發明還提供一種設備，包括從多座處理器接收多個核的功率狀態的接口 ；以及頻率選擇邏輯，至少部分地根據各核的功率狀態來確定所述多座處理器上的各核的工作頻率。本發明還提供一種系統，包括多座處理器，各座至少具有一個核；發送和接收所述多座處理器上的每個相應核的功率狀態的接口 ；以及所述多座處理器的至少一個座中的頻率選擇邏輯，與所述接口耦合，從其它座接收每個相應核的功率狀態，至少部分地根據各核的功率狀態來確定所述多座處理器上的各核的工作頻率。


通過以下結合附圖的詳細描述，能夠更好地了解本發明，附圖包括圖1是根據一些實施例的坐標圖。圖2是根據一些實施例的坐標圖。圖3是根據一些實施例的設備的圖示。圖4是根據一些實施例的設備的圖示。圖5是根據一些實施例的設備的圖示。圖6是根據一些實施例的系統的圖示。圖7是根據一些實施例的流程圖的方法。
具體實施例方式為了便於說明，以下描述中提出了大量細節，以便透徹地了解本發明的實施例。但是，本領域的技術人員清楚地知道，為了實施以下要求權利的本發明，這些具體細節不是必要的。本發明的實施例涉及使用專用接口在多管芯微處理器中的多個核之間發送核狀態。雖然以下論述集中在雙核和四核處理器的實現，但是本領域的技術人員會理解，實施以下要求權利的本發明可支持還具有不同數量的核的多核處理器以及具有多個處理元件或邏輯元件的例如微控制器、專用集成晶片(ASIC)的任何集成晶片。本發明涉及並且可結合先前提交申請的實施例。該申請(代理機構檔案號 P23316)的標題為"A Method, Apparatus, and System for Increasing Single Core Performance in Multi-core Microprocessor，，,序列號為 XXXXXXX。本文所使用的「單核加速模式(single core turbo mode) 」是多核微處理器的一種操作模式。當多核微處理器處於單核加速模式中時，多核處理器可工作在更高的操作點， 因此，至少一個核可以更高的工作頻率和/或電壓運行，只要至少一個核保持空閒。因此， 在單核加速模式中，一個或多個空閒核的功率和熱餘量可用來提高非空閒的一個或多個核的工作頻率。圖1是根據一些實施例的坐標圖。該圖的水平虛線表示所允許的最大管芯溫度， y軸表示管芯溫度，以及χ軸表示具有活動狀態的核的數量。在這個具體實施例中，處理器核工作在固定的最大頻率fa。活動狀態指明核正處理某個操作，因此它是非空閒的。通常， 當處理器上的活動核的數量增加時，所消耗的功率的範圍也增加。該圖表示出熱餘量隨著活動核的數量增加而降低。相反，熱餘量的量隨著活動核的數量減少而提高。以一個、兩個和三個活動核為例，存在未利用的可容許的熱餘量。圖2是根據一些實施例的坐標圖。該圖的水平虛線表示所允許的最大管芯溫度， y軸表示管芯溫度，以及χ軸表示具有活動狀態的核的數量。在這個具體實施例中，處理器核至少部分地根據活動核的數量而工作在不同的頻率，使得fa < fb < fc < fd。例如，頻率隨著活動核的數量增加而降低。顯然，這允許提高性能，因為這個圖表由於缺少熱餘量而與圖1不同。活動狀態指明核正處理某個操作，因此它是非空閒的。通常，當處理器上的活動核的數量增加時，所消耗的功率的範圍也增加。
該圖表示出熱餘量的量隨著活動核的數量增加而降低。相反，熱餘量的量隨著活動核的數量減少而提高。如前面所述，隨著朝多管芯處理器的發展，各管芯不能輕易確定相對於空閒或活動狀態的其它管芯的狀態。因此，這就妨礙了設置多管芯處理器的最佳頻率和性能。一種低效解決方案是布置專用信號線來發送和接收核功率狀態。然而，這種解決方案的成本直接與核的數量以及核功率狀態的數量成正比。本發明的實施例涉及使用專用接口在多管芯微處理器的多個核之間發送核狀態。 以下幾個實施例論述帶專用接口的多核處理器，該專用接口用於在多管芯微處理器的多個核之間發送核狀態。圖3是根據一些實施例的設備的圖示。在這個實施例中，描繪了具有兩個雙核管芯104和108的四核處理器102。專用串行鏈路接口 106允許兩個雙核管芯，或座104、108 傳遞其各自的核功率狀態，以便於設置兩個雙核管芯之間的最佳頻率。此外，在一個實施例中，各座上的核是相同的，並且具有它們自己的時鐘發生器PLL(鎖相環)。在這個實施例中，即使在核位於分開的管芯上時，也允許多核處理器優化其最大頻率。圖4是根據一些實施例的設備的圖示。在這個實施例中，描繪了具有單核管芯404 和408的雙核處理器402。專用串行鏈路接口 406允許管芯傳遞其各自的核功率狀態，以便於設置兩個管芯之間的最佳頻率。此外，在一個實施例中，各座上的核是相同的，並且具有它們自己的時鐘發生器PLL(鎖相環)。在這個實施例中，即使在核位於分開的管芯時，也允許多核處理器優化其最大頻率。圖5是根據一些實施例的設備的圖示。在這個實施例中，座501和503經由接口 502進行通信。在一個實施例中，接口 502是串行接口。在另一個實施例中，串行接口是雙線接口，一條線用於發送而一條線用於接收。在這個實施例中，串行接口將包含本地核功率狀態和加速軟體模式狀態的數據分組轉換成串行流，並從一個座發送到另一個座。然後，接收座的頻率/電壓邏輯(504或50 至少部分地根據本地和遠程核功率狀態以及加速軟體模式狀態，來確定兩個座的工作頻率。在一個實施例中，頻率/電壓邏輯利用如結合圖7所示的算法。在一個實施例中，頻率電壓邏輯位於多座處理器的各座中。在另一個實施例中，頻率電壓邏輯位於晶片組中。在又一個實施例中，頻率電壓邏輯位於功率控制器晶片中。圖6示出根據一些實施例的系統框圖。系統(800)至少包括多核處理器即 CPU(SOl)、存儲控制器裝置(806)、I/O控制器裝置(818)以及一個或多個存儲器裝置 (810)。注意，在一些實施例中，存儲控制器裝置和/或I/O控制器裝置可集成到CPU/處理器(801)中。多核處理器(801)包括至少兩個核，即核0 (802)和核1 (803)。在一些實施例中， 處理器(801)可包括附加核。在包括多於兩個核的實施例中，僅允許一個核工作在加速模式，同時至少一個核為空閒，或者，可允許多個核工作在加速模式，同時多個核保持空閒。如以上結合交叉引用的申請所述，處理器(801)還包括加速模式邏輯(804)，以允許處理器的至少一個核工作在比保證的頻率更高的頻率，同時處理器的至少一個核為空閒。因此，當一個核空閒時，可由另一個核使用可用功率和熱餘量來使系統的整體性能提高或者為最高。
該系統還可包括網絡埠或接口(820)，並且可以能夠與有線或無線網絡(830) 耦合。存儲控制器裝置(806)通過總線(807)與CPU(SOl)耦合。存儲控制器裝置(806) 向CPU(SOl)提供對一個或多個存儲器裝置(810)的訪問權，存儲控制器裝置(806)通過存儲器總線(808)與一個或多個存儲器裝置(810)耦合。圖形處理單元(812)可經由總線(814)與存儲控制器裝置耦合。I/O控制器裝置 (818)可通過總線(816)與存儲控制器裝置(806)耦合。I/O控制器裝置(818)可與能夠連接到網絡(830)的網絡埠(820)耦合。I/O控制器裝置(818)還可與大容量存儲設備 (822)和/或非易失性存儲器(824)耦合。電池或其它電源(806)可向系統供電。這些組件共同形成系統(800)，它能夠支持由CPU(SOl)運行機器可讀指令以及將包括指令的數據存儲在存儲器裝置(810)中。圖7是根據一些實施例的流程圖的方法。在這個實施例中，該方法說明關於兩個座處理器的頻率選擇，其中各座具有兩個核。但是，要求權利的主題並不局限於這個實施例。如圖4所示，各座可以僅具有一個核。此外，各座可根據應用或其它因素來使用任何數量的核。在這個實施例中，通過本地核功率狀態以及經由接口所接收的遠程核功率狀態來確定活動核的數量。在第一判決框702，如果活動核的數量為一，則對所有核所選的頻率為 fa(框703)。否則，分析第二判決框704。如果活動核的數量為二，則對所有核所選的頻率為fc (框705)。否則，分析判決框706。如果活動核的數量為三，則對所有核所選的頻率為 fb(框707)。否則，如果活動核的數量為四，則對所有核所選的頻率為fa(框708)。在這個實施例中，頻率fd高於fc，頻率fc高於fb，以及頻率fb高於fa。這樣，公開了用於優化多管芯微處理器中的頻率和性能的方法、設備及系統。在以上描述中，提出許多具體細節。但是要理解，即使沒有這些具體細節也可實施這些實施例。 在其它情況下，沒有詳細示出眾所周知的電路、結構和技術，以免影響對本描述的理解。參照具體示範實施例描述了這些實施例。但是，獲益於本公開的技術人員清楚地知道，在不背離本文所述實施例的廣義實質及範圍的情況下，可對這些實施例進行各種修改和變更。因此，說明書和附圖要看作是說明性而不是限制性的。
權利要求
1.一種處理器，包括多個核，耦合到所述多個核的加速模式邏輯，至少部分通過使所述多個核中至少之一的工作頻率在其中所述多個核中至少一個別的核空閒的時段期間增加來實現所述處理器的改進性能。
2.如權利要求1所述的處理器，其中，所述工作頻率高於所述多個核中所述至少一個別的核空閒時的保證頻率。
3.如權利要求1所述的處理器，其中，所述多個核中所述至少之一使用所述多個核中所述至少一個別的核的可用功率來增加所述多個核中所述至少之一的工作頻率。
4.如權利要求1所述的處理器，還包括耦合到所述多個核的多個鎖相環(PLL)，其中所述多個鎖相環中耦合到所述多個核中所述至少之一的那個鎖相環將增加所述多個核中所述至少之一的工作頻率。
5.如權利要求1所述的處理器，其中，所述多個核中的每個核分布在多個管芯中。
6.如權利要求5所述的處理器，其中，所述多個核在一個或多個接口上發送並接收它們的功率狀態。
7.如權利要求6所述的處理器，其中，所述一個或多個接口包括串行接口。
8.如權利要求7所述的處理器，其中，所述串行接口是雙線接口。
全文摘要
隨著朝多核處理器的發展，各核不能輕易確定相對於空閒或活動狀態的其它管芯的狀態。論述了利用接口在多管芯微處理器中的多個核之間發送核狀態的建議。因此，通過允許根據利用各核狀態來設置性能和頻率的最佳設定，這有助於熱管理。
文檔編號G06F1/32GK102243527SQ20111018987
公開日2011年11月16日 申請日期2008年11月17日 優先權日2007年11月15日
發明者J·P·阿拉裡, O·J·內森, O·拉姆丹, S·賈哈吉達, T·齊夫, V·喬治 申請人:英特爾公司