均勻淺溝槽隔離區域及其形成方法
2023-07-31 01:29:31
專利名稱：均勻淺溝槽隔離區域及其形成方法
技術領域：
本發明一般地涉及半導體領域，更具體地來說，涉及均勻淺溝槽隔離區域及其形成方法。
背景技術：
隨著越來越多的集成電路的比例縮小以及越來越多的集成電路速度的苛刻要求，電晶體需要具有較高的驅動電流且具有越來越小的尺寸。由此開發了鰭式場效應電晶體(FinFET)。在現有的FinFET形成工藝中，淺溝槽隔離(STI)區域被首先形成在半導體襯底中。然後，使STI區域凹陷。結果，兩個相鄰STI區域之間的部分半導體襯底在凹陷STI區域的頂面上方。半導體襯底的該部分由此形成半導體鰭，其上形成FinFET。已經發現，STI區域會具有不均勻的特性。例如，STI區域的上部通常比下部具有更大的蝕刻速率。這導致控制STI區域的蝕刻的難度。用於減低STI區域上部的蝕刻速率的現有方法包括熱退火。然而，熱退火要求額外的熱預算，並且會引起晶圓扭曲。
發明內容
為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種方法，包括:對第一材料的第一表面和第二材料的第二表面實施等離子體處理，其中，所述第一材料不同於所述第二材料；以及在所述第一材料的經處理的第一表面上以及所述第二材料的經處理的第二表面上形成第三材料。在該方法中，所述第一材料包括氮化矽，而所述第二材料包括晶體矽。在該方法中，所述第三材料包括介電材料。在該方法中，所述等離子體處理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直於所述第一表面部分，其中，所述等離子體處理的工藝氣體的離子吸附至所述第一表面部分和所述第二表面部分，並且離子向所述第一表面部分的第一移動和離子向所述第二表面部分的第二移動都不是主要的。該方法還包括:在半導體襯底的上方形成掩模層，其中，所述掩模層包括所述第一材料，並且所述半導體襯底包括所述第二材料；蝕刻所述掩模層和所述半導體襯底以形成溝槽，其中，對所述掩模層和所述半導體襯底的露出表面實施所述等離子體處理，以及其中，所述露出表面位於所述溝槽中；實施形成所述第三材料的步驟，其中，所述第三材料包括介電材料；以及實施化學機械拋光(CMP)以去除所述掩模層上方所述第三材料的多餘部分。在該方法中，使用工藝氣體來實施所述等離子體處理，所述工藝氣體選自基本上由 CH4、N2、N20、NH3> NF3> 02、H2、BF3> B2H6' PH3> AsH3 和它們的組合所組成的組。在該方法中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，所述工藝氣體的元素被注入所述第一材料和所述第二材料中。在該方法中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，將所述工藝氣體的元素沉積在所述第一材料的第一表面和所述第二材料的第二表面上。根據本發明的另一方面，提供了一種方法，包括:在半導體襯底的上方形成掩模層；圖案化所述掩模層和所述半導體襯底，以形成延伸到所述掩模層和所述半導體襯底中的溝槽；以及對所述掩模層和所述半導體襯底實施等離子體處理以形成層，其中，通過從工藝氣體中生成等離子體來實施所述等離子體處理，其中，所述工藝氣體的離子包括:吸附至所述溝槽的底部的第一部分和吸附至所述溝槽的側壁的第二部分以形成所述層，以及其中，所述層包括:第一部分，處於所述溝槽的底部並包括離子；和第二部分，位於所述溝槽的側壁上並包括離子，其中，所述層的所述第一部分和所述第二部分具有基本相同的厚度。在該方法中，在所述等離子體處理期間，利用負偏壓使所述半導體襯底偏置。在該方法中，將所述工藝氣體的離子注入所述掩模層和所述半導體襯底中，以及其中，基本上沒有離子沉積在所述掩模層和所述半導體襯底上。在該方法中，將所述工藝氣體的離子沉積在所述掩模層和所述半導體襯底上，以及其中，基本上沒有離子注入所述掩模層和所述半導體襯底中。該方法還包括:在所述等離子處理之後，在所述溝槽中沉積介電材料；執行化學機械拋光(CMP)以去除所述掩模層上方的所述介電材料的多餘部分；使所述介電材料凹陷，以低於所述半導體襯底的頂面；以及去除所述掩模層。在該方法中，使用工藝氣體來實施所述等離子體處理，所述工藝氣體選自基本上由 CH4、N2、N20、NH3> NF3> 02、H2、BF3> B2H6' PH3> AsH3 和它們的組合所組成的組。根據本發明的又一方面，提供了一種方法，包括:提供半導體襯底；在所述半導體襯底的上方形成掩模層；圖案化所述掩模層和所述半導體襯底，以形成兩個溝槽，其中，所述半導體襯底的部分和所述掩模層的部分位於所述兩個溝槽之間；對所述掩模層的所述部分的第一表面和所述半導體襯底的所述部分的第二表面實施等離子體處理，其中，所述第一表面和所述第二表面為面對所述兩個溝槽中的一個的側壁表面；以及在所述等離子體處理之後，在所述兩個溝槽中沉積介電材料。在該方法中，在所述等離子體處理期間，將所述等離子體處理的工藝氣體的離子同時注入所述半導體襯底的相對側壁表面中，以及其中，相對側壁表面位於所述兩個溝槽的同一溝槽中。在該方法中，所述掩模層包括氮化物，所述半導體襯底為矽襯底，以及其中，所述介電材料包括二氧化矽。在該方法中，使用工藝氣體來實施所述等離子體處理，所述工藝氣體選自基本上由 CH4、N2、N20、NH3> NF3> 02、H2、BF3> B2H6' PH3> AsH3 和它們的組合所組成的組。該方法還包括:在所述等離子體處理期間，利用負偏壓使所述半導體襯底偏置，其中，偏壓具有大於約1.5kV的幅值。該方法還包括:在所述等離子體處理期間，利用負偏壓使所述半導體襯底偏置，其中，偏壓具有小於約1.5kV的幅值。
為了更加完整地理解實施例及其優點，現在將結合附圖進行以下描述作為參考，其中:圖1至圖7B是根據各個示例性實施例的製造淺溝槽隔離(STI)區域和鰭式場效應電晶體(FinFET)的過程中的中間階段的截面圖。
具體實施例方式以下詳細討論本發明實施例的製造和使用。然而，應該理解，實施例提供了許多可以在各種具體環境中實現的可應用發明概念。所討論的具體實施例僅僅是示例性的，而不用於限制本發明的範圍。提供用於形成淺溝槽隔離(STI)區域和鰭式場效應電晶體(FinFET)的方法。示出根據一些實施例的處於STI區域和FinFET製造的中間階段。討論實施例的變型例。在各個附圖和所示實施例中，類似的參考標號用於指定類似元件。應該理解，儘管示例性實施例關於STI區域的形成，但實施例的概念可應用於兩種不同材料(第二材料和第三材料)的表面上方任何其他材料(第一材料)的形成，使得第二材料和第三材料的特性均勻性可以更加均勻。因此，第一材料的特性可以更加均勻。參照圖1，提供半導體襯底20。在一些實施例中，半導體襯底20包括晶體矽。在半導體襯底20中還可以包括諸如碳、鍺、鎵、砷、氮、銦、磷等的其他材料。半導體襯底20可以為塊狀襯底或絕緣體上半導體(SOI)襯底。墊層22和掩模層24可以形成在半導體襯底20上方。墊層22可以為包括氧化矽的薄膜，該墊層可以使用例如熱氧化工藝來形成。墊層22可以起到半導體襯底20和掩模層24之間的粘合層的作用。墊層22還可以起到用於蝕刻掩模層24的蝕刻停止層的作用。在一些實施例中，掩模層24包括使用低壓化學氣相沉積(LPCVD)形成的氮化矽。在其他實施例中，掩模層24通過矽的熱氮化、等離子體增強化學氣相沉積(PECVD)或等離子體陽極氮化來形成。在後續光刻工藝期間，掩模層24用作硬掩模。光刻膠26形成在掩模層24上方，然後被圖案化，在光刻膠26中形成開口 28。參照圖2，通過開口 28蝕刻掩模層24和墊層22，露出下面的半導體襯底20。然後,蝕刻露出的半導體襯底20，形成溝槽32。溝槽32之間的半導體襯底20的部分形成半導體帶23。溝槽32可以為彼此平行的帶(在附中)，並且相互緊密定位。然後去除光刻膠26。接下來，可以實施清潔以去除半導體襯底20的本徵氧化物。可以使用稀釋的氫氟(HF)酸實施清潔。溝槽32的深度D可以在大約2IOOA和大約2500A之間，同時寬度w可以在大約300A和大約1500A之間。在一些示例性實施例中，溝槽32的縱橫比(D/W)大於約7.0。然而，本領域的技術人員應該意識到，在整個說明書中引用的尺寸和值僅僅是實例，並且可以進行改變以適應集成電路的不同規模。參照圖3A和圖3B，對圖2所示結構的露出表面實施等離子體處理，在一些實施例中，從基本上由CH4、N2、N2O、NH3、NF3、02、H2、BF3、B2H6、PH3、AsH3和它們的組合組成的組中選擇從中生成等離子體的工藝氣體。在等離子體處理期間，可以提供例如射頻(RF)電源的電源(未示出)以從工藝氣體中生成等離子體。襯底20可以連接至DC偏壓Vbias，使得工藝氣體的離子可以吸附至半導體襯底20、墊層22和掩模層24的露出表面。在等離子體處理期間，DC偏壓Vbias可以小於大約50kV。為了施加DC偏壓Vbias，襯底20可以連接至DC偏壓Vbias的負極端，同時電接地GND用作正極端。因此，襯底20可以負偏置。在一些示例性實施例中，在等離子體處理期間，襯底20處於大約0°C和大約500°C之間的溫度。工藝氣體的流速可以小於大約lOOOsccm。在等離子體處理期間，工藝氣體的元素(離子形式)可以注入圖3所示露出區域中並且還可以沉積在圖3所示露出區域上。在一些實施例中，注入和沉積可以同時發生，注入和沉積都不佔等離子體處理的主導地位。可選地，注入和沉積中的一種佔等離子體處理的主導地位。DC偏壓Vbias可以影響注入是主要的還是沉積是主要的。當DC偏壓Vbias的幅值大於閾值時，注入可以是主要的，而當DC偏壓Vbias的幅值減小時，沉積效果變強並且注入效果變弱。最終，當DC偏壓Vbias的幅值足夠小時，沉積效果是主要的。在示例性實施例中，閾值可以在大約1.5kV左右。意識到，閾值可以根據各種因素變化，包括但不限於工藝氣體的類型、用於實施等離子體處理的生產工具的類型等。參照圖3A，當注入效果佔等離子體處理的主導地位時，掩模層24、墊層22和露出的半導體襯底20中的每一個的表面層都注入有工藝氣體的元素。在一些實施例中，基本上不發生沉積。將所得到的注入表面層表示為層36。表面層36的厚度Tl和T2可以在大約5 A和100 A之間，但是也可以得到不同的厚度。在所示實施例中，表面層36包括部分36A、36B和36C。部分36A是半導體襯底20的注入表面層部分。部分36B是墊層22的注入表面層部分。部分36C是掩模層24的注入表面層部分。表面層部分36A包括半導體襯底20的材料和工藝氣體中的元素。表面層部分36B包括墊層22的材料和工藝氣體中的元素。表面層部分36C包括掩模層24的材料和工藝氣體中的兀素。參照圖3B，當沉積效果佔等離子體處理的主導地位時，將層38沉積在掩模層24、墊層22和半導體襯底20的每一個的表面上。在一些實施例中，基本上不發生注入，因此層38包括工藝氣體中的元素，其可以包括C、H、N、O、F、B、P、As和它們的組合。層38的厚度T3和T4可以在大約5 A和大約100 A之間，但是也可以得到不同的厚度。注意，儘管可以初始沉積一些元素，但在後續熱工藝中，一些元素可以脫氣。例如，當工藝包括CH4時，所得到的層38可以包括碳和氫。然而，氫可以在後續熱工藝中脫氣(outgas)，而碳可以保留。在等離子體處理期間，當沉積和注入都不是主要的時，圖3A中的層36可以通過圖3B所示的層38覆蓋。意識到，在等離子體處理期間，工藝氣體的離子在它們到達掩模層24、墊層22和半導體襯底22之前基本上不加速。因此，注入和沉積基本上是各向同性的。可選地，針對掩模層24、墊層22和半導體襯底20的垂直表面注入可具有第一速率，針對相對的水平表面的注入可以具有第二速率，第一速率和第二速率可以基本上相互相等。類似地，掩模層24、墊層22和半導體襯底20的垂直表面和水平表面上的沉積速率(如圖3A和圖3B所示)可以基本上相互相等。結果，層36 (圖3A)和38(圖3B)基本上共形。在一些示例性實施例中，厚度Tl和T2(圖3Α)基本上相互接近，並且可以具有小於厚度Tl和Τ2中的任一個的約20 %的差異，或者小於大約10 %的差異。類似地，厚度Τ3和Τ4 (圖3Β)基本上相互接近，並且可以具有小於厚度Τ3和Τ4中的任一個的約20%的差異，或者小於大約10%的差異。參照圖4Α和圖4Β，溝槽32填充有介電材料42。從圖3Α所示結構中獲得圖4Α所示的結構，而從圖3B所示結構中獲得圖4B所示的結構。介電材料42可以包括氧化矽，因此在下文被稱為氧化物42，但是還可以使用其他介電材料，諸如SiN、SiC等。在一些實施例中，可以通過向溝槽32填充可回流的氧化矽來形成氧化物42。實施固化工藝以將可回流氧化矽轉換為固體。氧化物42還可以使用高縱橫比工藝(HARP)來形成，其中，對應的工藝氣體可以包括原矽酸四乙酯(TEOS)和O3 (臭氧)。然後，實施化學機械拋光(CMP)以去除多餘的氧化物42。去除氧化物42在掩模層24上方的部分。在圖5A和圖5B中示出得到的結構，其中，從圖4A所示結構中獲得圖5A所示的結構，以及從圖4B所示結構中獲得圖5B所示的結構。溝槽32中的氧化物42的剩餘部分在下文中被稱為STI區域46。接下來，圖5A和圖5B所示結構被用於形成一個FinFET或多個FinFET的鰭。在圖6A和圖6B中分別示出所得到的結構，其中，從圖5A所示結構中獲得圖6A所示結構，以及從圖5B所示結構中獲得圖6B所示結構。如圖6A和圖6B所示，在蝕刻步驟中使STI區域46凹陷。半導體襯底20在剩餘STI區域46的頂面上方突出的部分由此形成鰭60。鰭60的高度H』可以在大約15nm和大約50nm之間，但是高度H』還可以更大或更小。在圖6A所示的實施例中，層36的露出部分可以保留而不被去除。在可選實施例中，去除層36的露出部分。在圖6B所示實施例中，可以實施額外的剝離步驟以去除層38的露出部分。在實施例中，通過實施等離子體處理，修改掩模層24和半導體襯底20的表面特性。返回參照圖5A和圖5B，部分46A是接近掩模層24的(STI區域46的)部分，而部分46B是接近襯底帶23的(STI區域46的)部分。實驗結果表面，通過實施等離子體處理，與沒有通過等離子體處理形成的STI區域相比，STI區域46的部分46A和46B可以具有更加均勻的特性。例如，部分46A和46B的蝕刻速率彼此接近。因此，在圖6A和圖6B所示的後續蝕刻步驟中，容易控制蝕刻工藝。根據一些實施例中，去除掩模層24和墊層22。在圖7A和圖7B中示出了所得到的結構。如果掩模層24由氮化矽形成，則掩模層24可以通過使用-H3PO4的溼式工藝來去除。當墊層22由氧化矽形成時，墊層22可以使用稀釋的HF酸來去除。在可選實施例中，可以在圖5A和圖5B所示CMP步驟之後以及在STI區域46的凹陷(其為圖6A和圖6B所示凹陷步驟)之前，實施掩模層24和墊層22的去除。圖7A和圖7B示出了分別由圖6A和圖6B所示結構形成的FinFET66。在圖7A和圖7B的每一個中，形成柵極介電層62以覆蓋鰭60的頂面和側壁。柵極介電層62可以通過熱氧化形成，因此可以包括熱氧化矽。在這些實施例中，柵極介電層62形成在鰭60的頂面上，但是沒有形成在STI區域46的一些頂面上。可選地，柵極介電層62可以通過沉積步驟來形成，並且可以由高k材料形成。因此，柵極介電層62形成在鰭60的頂面上方和STI區域46的頂面上方。在一些實施例中，柵電極64覆蓋多於一個的鰭60，使得所得到的FinFET66包括多於一個的鰭60。在可選實施例中，每一個鰭60都可以用於形成一個FinFET。然後形成FinFET 66的剩餘部件，包括源極和漏極區域以及源極和漏極矽化物區域(未示出)。這些部件的形成工藝在本領域是已知的，因此本文不進行重複。在實施例中，通過對不同材料的表面(諸如圖3A和圖3B中的掩模層24和襯底20)實施等離子體處理，可以修改材料的表面特性。這反過來影響形成在不同材料表面上的後續形成材料的形成。因此，不同表面上的沉積材料部分具有更加均勻的特性。
根據實施例,一種方法包括:對第一材料的第一表面和第二材料的第二表面實施等離子體處理，其中，第一材料不同於第二材料。在第一材料的經處理的第一表面上以及第二材料的經處理的第二表面上形成第三材料。第一、第二和第三材料可以分別包括硬掩模、半導體材料和氧化物。根據其他實施例，一種包括:在半導體襯底的上方形成掩模層；圖案化掩模層和半導體襯底，以形成延伸到掩模層和半導體襯底中的溝槽；以及對掩模層和半導體襯底實施等離子體處理以形成層。通過從工藝氣體中生成等離子體來實施等離子體處理，其中，工藝氣體的離子包括吸附至溝槽底部的第一部分和吸附至溝槽側壁的第二部分以形成該層。所形成的層包括:第一部分，處於溝槽的底部並包括離子；和第二部分，在溝槽的側壁上並包括離子。該層的第一部分和第二部分具有基本相同的厚度。根據又一些實施例，一種方法包括:提供半導體襯底；在半導體襯底的上方形成掩模層；以及圖案化掩模層和半導體襯底，以形成兩個溝槽，其中，半導體襯底的一部分和掩模層的一部分位於兩個溝槽之間。該方法還包括:對掩模層的該部分的第一表面和半導體襯底的該部分的第二表面實施等離子體處理。第一表面和第二表面為面對兩個溝槽中的一個的側壁表面。在等離子體處理之後，在兩個溝槽中沉積介電材料。然後，通過由半導體襯底一部分形成的鰭來形成FinFET。儘管詳細描述了實施例及其優點，但應該理解，在不背離由所附權利要求限定的實施例的主旨和範圍的情況下，可以進行各種改變、替換和變化。此外，本申請的範圍不限於說明書中描述的工藝、機器、製造、物質組成、裝置、方法和步驟的特定實施例。本領域的技術人員應該容易地從本發明中理解，可以根據公開利用現有或稍後開發的執行與本文所描述對應實施例基本相同的功能或實現基本相同的結果的工藝、機器、製造、物質組成、裝置、方法或步驟。因此，所附權利要求用於在它們的範圍內包括這些工藝、機器、製造、物質組成、裝置、方法或步驟。此外，每個權利要求都組成獨立的實施例，並且各個權利要求和實施例的組合都在本發明的範圍內。
權利要求
1.一種方法，包括: 對第一材料的第一表面和第二材料的第二表面實施等離子體處理，其中，所述第一材料不同於所述第二材料； 以及在所述第一材料的經處理的第一表面上以及所述第二材料的經處理的第二表面上形成第三材料。
2.根據權利要求1所述的方法，其中，所述第一材料包括氮化矽，而所述第二材料包括晶體娃。
3.根據權利要求1所述的方法，其中，所述第三材料包括介電材料。
4.根據權利要求1所述的方法，其中，所述等離子體處理是各向同性的，以及其中，所述第二材料的第二表面包括第一表面部分和第二表面部分，所述第二表面部分垂直於所述第一表面部分，其中，所述等離子體處理的工藝氣體的離子吸附至所述第一表面部分和所述第二表面部分，並且離子向所述第一表面部分的第一移動和離子向所述第二表面部分的第二移動都不是主要的。
5.根據權利要求1所述的方法，還包括: 在半導體襯底的上方形成掩模層，其中，所述掩模層包括所述第一材料，並且所述半導體襯底包括所述第二材料； 蝕刻所述掩模層和所述半導體襯底以形成溝槽，其中，對所述掩模層和所述半導體襯底的露出表面實施所述等離子體處理，以及其中，所述露出表面位於所述溝槽中； 實施形成所述第三材料的步`驟，其中，所述第三材料包括介電材料； 以及實施化學機械拋光(CMP)以去除所述掩模層上方所述第三材料的多餘部分。
6.根據權利要求1所述的方法，其中，使用工藝氣體來實施所述等離子體處理，所述工藝氣體選自基本上由CH4、N2、N20、NH3> NF3> 02、H2、BF3、B2H6、PH3、AsH3和它們的組合所組成的組。
7.根據權利要求1所述的方法，其中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，所述工藝氣體的元素被注入所述第一材料和所述第二材料中。
8.根據權利要求1所述的方法，其中，使用工藝氣體來實施所述等離子體處理，以及其中，在所述等離子體處理期間，將所述工藝氣體的元素沉積在所述第一材料的第一表面和所述第二材料的第二表面上。
9.一種方法，包括: 在半導體襯底的上方形成掩模層； 圖案化所述掩模層和所述半導體襯底，以形成延伸到所述掩模層和所述半導體襯底中的溝槽； 以及對所述掩模層和所述半導體襯底實施等離子體處理以形成層，其中，通過從工藝氣體中生成等離子體來實施所述等離子體處理，其中，所述工藝氣體的離子包括:吸附至所述溝槽的底部的第一部分和吸附至所述溝槽的側壁的第二部分以形成所述層，以及其中，所述層包括: 第一部分，處於所述溝槽的底部並包括離子； 和第二部分，位於所述溝槽的側壁上並包括離子，其中，所述層的所述第一部分和所述第二部分具有基本相同的厚度。
10.一種方法，包括: 提供半導體襯底； 在所述半導體襯底的上方形成掩模層； 圖案化所述掩模層和所述半導體襯底，以形成兩個溝槽，其中，所述半導體襯底的部分和所述掩模層的部分位於所述兩個溝槽之間； 對所述掩模層的所述部分的第一表面和所述半導體襯底的所述部分的第二表面實施等離子體處理，其中，所述第一表面和所述第二表面為面對所述兩個溝槽中的一個的側壁表面； 以及在所述等離子體處理 之後，在所述兩個溝槽中沉積介電材料。
全文摘要
一種方法包括同時對第一材料的第一表面和第二材料的第二表面實施等離子體處理，其中，第一材料不同於第二材料。第三材料形成在第一材料的經處理的第一表面上以及第二材料的經處理的第二表面上。第一、第二和第三材料可以分別包括硬掩模、半導體材料和氧化物。本發明還提供了均勻淺溝槽隔離區域及其形成方法。
文檔編號H01L21/762GK103137542SQ20121002783
公開日2013年6月5日 申請日期2012年2月8日 優先權日2011年11月30日
發明者劉禹伶, 彭治棠, 鄭培仁, 連浩明, 李資良 申請人:臺灣積體電路製造股份有限公司