存儲器系統、存儲器陣列及其讀和編程操作方法與流程

2023-07-30 17:53:31 1

本發明涉及領域存儲器技術領域，特別涉及一種存儲器系統、存儲器陣列及其讀和編程操作方法。

背景技術：

快閃記憶體(flash)作為一種非易失性存儲器，如今已成為非易失性半導體存儲技術的主流。在各種各樣的快閃記憶體器件中，基本可以分為疊柵結構和分柵結構兩種類型。其中，疊柵結構存在過擦除問題，使得其電路設計複雜；相對而言，分柵結構有效避免了過擦除效應，使得電路設計相對簡單。此外，相比疊柵結構，分柵結構利用源端熱電子注入進行編程，具有更高的編程效率，使得分柵型快閃記憶體被廣泛應用在各類諸如智慧卡、sim卡、微控制器、手機等電子產品中。

在分柵結構的快閃記憶體中，每一個分柵快閃記憶體單元分別可以具有源極、漏極、第一控制柵、字線柵和第二控制柵。並且，在快閃記憶體中，每一個分柵快閃記憶體單元的源極和漏極分別連接對應的位線，字線柵連接字線，控制柵分別連接對應的控制柵線，也即一般而言，每一分柵快閃記憶體單元對應地連接兩條位線。為了節約面積，進一步地出現了每兩個分柵快閃記憶體單元對應地連接三條位線的結構，也即其中一條位線被相鄰的兩個分柵快閃記憶體單元共享。

在存儲器中包含有存儲器陣列以及其他電路模塊，如靈敏放大器(sensitiveamplifier，簡稱sa)、解碼器等。由於存儲器陣列的面積緊密地關係到存儲器的成本，因此，在存儲器設計中，如何不斷地降低存儲器陣列的面積始終是設計者面臨的技術問題。

技術實現要素：

本發明解決的技術問題是如何有效地降低存儲器陣列的面積。

為解決上述技術問題，本發明實施例提供一種存儲器陣列，包括呈陣列排布的快閃記憶體單元；每一所述快閃記憶體單元包括n個分柵快閃記憶體單元，每一分柵快閃記憶體單元具有源極、漏極、第一控制柵、字線柵和第二控制柵；所述n個分柵快閃記憶體單元的第一控制柵均連接第一控制柵線，所述n個分柵快閃記憶體單元的第二控制柵均連接第二控制柵線，所述n個分柵快閃記憶體單元的字線柵均連接字線；所述n個分柵快閃記憶體單元中的第i個分柵快閃記憶體單元的漏極經由接觸孔連接第i位線，第i個分柵快閃記憶體單元的源極經由接觸孔連接第i+1位線，第j個分柵快閃記憶體單元的源極經由接觸孔連接第j位線，第j個分柵快閃記憶體單元的漏極經由接觸孔連接第j+1位線；其中，n為大於等於3的正整數，i為奇數，j為偶數。

可選地，對於所述存儲器陣列的每一行快閃記憶體單元中相鄰的第一快閃記憶體單元和第二快閃記憶體單元，當n為奇數時，所述第一快閃記憶體單元中所有引出漏極的接觸孔與所述第二快閃記憶體單元中所有引出源極的接觸孔在行方向上排布於同一延伸線上，且所述第一快閃記憶體單元中所有引出源極的接觸孔與所述第二快閃記憶體單元中所有引出漏極的接觸孔在行方向上排布於同一延伸線上；當n為偶數時，所述第一快閃記憶體單元中所有引出漏極的接觸孔與所述第二快閃記憶體單元中所有引出漏極的接觸孔在行方向上排布於同一延伸線上，且所述第一快閃記憶體單元中所有引出源極的接觸孔與所述第二快閃記憶體單元中所有引出源極的接觸孔在行方向上排布於同一延伸線上。

可選地，相鄰兩列快閃記憶體單元之間具有淺溝槽隔離區，其中，各個淺溝槽隔離區的延伸方向相同且寬度相等；各個位線的延伸方向相同且寬度相等；各個接觸孔的內徑相等。

為解決上述技術問題，本發明實施例還提供一種上述存儲器陣列的讀操作方法，所述讀操作方法包括：當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m位線的存儲位時，通過對第1至第m位線預充電至第一電壓，對第m+1至第n+1位線施加第二電壓，對所述字線施加第三電壓，對所述第一控制柵線施加第四電壓，對所述第二控制柵線施加第五電壓，選中所述第m個分柵快閃記憶體單元的第一存儲位，以使其處於待讀取狀態，並阻止所述第m個分柵快閃記憶體單元以外的其他分柵快閃記憶體單元處於待讀取狀態；當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m+1位線的存儲位時，通過對所述第1至第m位線施加所述第二電壓，對所述第m+1至第n+1位線預充電至所述第一電壓，對所述字線施加所述第三電壓，對所述第一控制柵線施加所述第四電壓，對所述第二控制柵線施加所述第五電壓，選中所述第m個分柵快閃記憶體單元的第一存儲位，以使其處於待讀取狀態，並阻止所述第m個分柵快閃記憶體單元以外的其他分柵快閃記憶體單元處於待讀取狀態；對所述第m個分柵快閃記憶體單元的第一存儲位進行讀操作；其中，所述第一電壓小於所述第二電壓，m為正整數，且m≤n。

可選地，所述第一電壓的範圍為0.1至0.3v。

可選地，所述第二電壓的範圍為1.2至1.5v。

可選地，所述第二電壓經由pmos電晶體的源極輸出，其中，所述pmos電晶體的漏極接入所述存儲器陣列的供電電壓，所述pmos電晶體受控導通。

可選地，所述第三電壓的範圍為3至6v；當所述第m個分柵快閃記憶體單元的第一存儲位連接有所述第一控制柵線時，所述第四電壓的範圍為3至6v，所述第五電壓為0v或等於所述存儲器陣列的供電電壓；當所述第m個分柵快閃記憶體單元的第一存儲位連接有所述第二控制柵線時，所述第四電壓為0v或等於所述存儲器陣列的供電電壓，所述第五電壓的範圍為3至6v。

為解決上述技術問題，本發明實施例還提供一種上述存儲器陣列的編程操作方法，所述編程操作方法包括：當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m位線的存儲位時，通過對第1至第m位線施加第一電壓，對第m+1至第n+1位線施加第二電壓，對所述字線施加第三電壓，對所述第一控制柵線施加第四電壓，對所述第二控制柵線施加第五電壓，選中所述第m個分柵快閃記憶體單元的第一存儲位，以使其處於待編程狀態，並阻止所述第m個分柵快閃記憶體單元以外的其他分柵快閃記憶體單元處於待編程狀態；當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m+1位線的存儲位時，通過對所述第1至第m位線施加所述第二電壓，對所述第m+1至第n+1位線施加所述第一電壓，對所述字線施加所述第三電壓，對所述第一控制柵線施加所述第四電壓，對所述第二控制柵線施加所述第五電壓，選中所述第m個分柵快閃記憶體單元的第一存儲位，以使其處於待編程狀態，並阻止所述第m個分柵快閃記憶體單元以外的其他分柵快閃記憶體單元處於待編程狀態；對所述第m個分柵快閃記憶體單元的第一存儲位進行編程操作；其中，所述第一電壓大於所述第二電壓，m為正整數，且m≤n。

可選地，所述第一電壓的範圍為4至7v，所述第二電壓的範圍為0.1至0.5v，所述第三電壓的範圍為1至2v；當所述第m個分柵快閃記憶體單元的第一存儲位連接有所述第一控制柵線時，所述第四電壓的範圍為7至10v，所述第五電壓的電壓範圍為4至6v；當所述第m個分柵快閃記憶體單元的第一存儲位連接有所述第二控制柵線時，所述第四電壓的範圍為4至6v，所述第五電壓的範圍為7至10v。

為解決上述技術問題，本發明實施例還提供一種存儲器系統，所述存儲器系統包括第一存儲器，所述第一存儲器包括上述存儲器陣列。

與現有技術相比，本發明實施例的技術方案具有以下有益效果：

在本發明實施例的存儲器陣列中，每一快閃記憶體單元中包含的n個分柵快閃記憶體單元佔用第一至第n+1位線，共n+1條位線，n為大於等於3的正整數，也即除第一位線和第n+1位線以外的n-1條位線被相鄰的兩個分柵快閃記憶體單元共享，在存儲器陣列中包含的快閃記憶體單元數量既定的情況下，大大降低了位線的總數量，相比於現有技術，本發明實施例的方案可以有效地降低存儲器陣列的面積，進而降低存儲器的成本。

進一步而言，由於在本發明實施例的存儲器陣列中，對於每一行中的每兩個相鄰的快閃記憶體單元，當n為奇數時，所述第一快閃記憶體單元中所有引出漏極的接觸孔與所述第二快閃記憶體單元中所有引出源極的接觸孔在行方向上排布於同一延伸線上，且所述第一快閃記憶體單元中所有引出源極的接觸孔與所述第二快閃記憶體單元中所有引出漏極的接觸孔在行方向上排布於同一延伸線上，當n為偶數時，所述第一快閃記憶體單元中所有引出漏極的接觸孔與所述第二快閃記憶體單元中所有引出漏極的接觸孔在行方向上排布於同一延伸線上，且所述第一快閃記憶體單元中所有引出源極的接觸孔與所述第二快閃記憶體單元中所有引出源極的接觸孔在行方向上排布於同一延伸線上，因此，在同一延伸線上，所述第一快閃記憶體單元的第n+1位線和第二快閃記憶體單元的第一位線未同時連接有接觸孔，可以有效地防止在器件有源區上，因接觸孔距離較近導致的接觸孔相連，導致存儲器陣列功能異常，進而有效地提高存儲器的良品率。

進一步而言，本發明實施例的存儲器陣列的讀操作方法可以包括：當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m位線的存儲位時，通過對第1至第m位線預充電至第一電壓，對第m+1至第n+1位線施加第二電壓，對所述字線施加第三電壓，對所述第一控制柵線施加第四電壓，對所述第二控制柵線施加第五電壓，選中所述第m個分柵快閃記憶體單元的第一存儲位，以使其處於待讀取狀態，並阻止所述第m個分柵快閃記憶體單元以外的其他分柵快閃記憶體單元處於待讀取狀態，m≤n。相比於將所述第1至第m位線施加0v的電壓，對所述第m+1至第n+1位線預充電至電壓範圍為0.7至1v的電壓的方案相比，由於本發明實施例中的所述第一電壓小於所述第二電壓，因此，在保證所述第m個分柵快閃記憶體單元的漏極和源極的電壓之差大於預設值的情況下，所述第一電壓可以低於0.7至1v，以降低預充電的時間和功耗；同理，當所述n個分柵快閃記憶體單元中的第m個分柵快閃記憶體單元的第一存儲位為連接第m+1位線的存儲位時，也可以降低預充電的時間和功耗。

附圖說明

圖1是本發明實施例的一種快閃記憶體單元的電路圖。

圖2是本發明實施例的一種分柵快閃記憶體單元的剖面圖。

圖3是本發明實施例的另一種快閃記憶體單元的電路圖。

圖4是本發明實施例的一種存儲器陣列的版圖示意圖。

圖5是本發明實施例的另一種存儲器陣列的版圖示意圖。

圖6是一種對圖1所示的快閃記憶體單元進行讀操作的示意圖。

具體實施方式

如背景技術部分所述，由於存儲器陣列的面積緊密地關係到存儲器的成本，因此，在存儲器設計中，如何不斷地降低存儲器陣列的面積始終是設計者面臨的技術問題，而現有技術中的存儲器陣列面積依然具有可改善的空間。

本發明實施例提出一種存儲器陣列，包括多個呈陣列排布的快閃記憶體單元，每一所述快閃記憶體單元包括n個分柵快閃記憶體單元，佔用n+1條位線，n為大於等於3的正整數，可以有效地降低存儲器陣列的面積，進而降低存儲器的成本。

為使本發明的上述目的、特徵和有益效果能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。

如圖1所示，本發明實施例公開了一種存儲器陣列(圖未示)，所述存儲器陣列可以包括呈陣列排布的快閃記憶體單元100。每一所述快閃記憶體單元可以包括n個分柵快閃記憶體單元(參見圖1中的分柵快閃記憶體單元1、2、3、……和n)，其中，n為大於等於3的正整數。

由於所述n個分柵快閃記憶體單元1至n的結構相同，以下將以所述第一個分柵快閃記憶體單元1的結構為例進行介紹。

如圖2所示，所述第一個分柵快閃記憶體單元1可以分別具有源極(圖中未標示)、漏極(圖中未標示)、第一控制柵cg0、字線柵wl和第二控制柵cg1。其中，所述漏極和源極分別連接由n+摻雜區形成的漏極區域101和源極區域102；所述漏極區域101和所述源極區域102之間形成有p型摻雜的溝道區103，所述溝道區103的表面用於形成連接所述漏極區域101和所述源極區域102的溝道。在所述溝道區103的表面上方形成有所述第一控制柵cg0、字線柵wl和第二控制柵cg1，所述第一控制柵cg0、字線柵wl和第二控制柵cg1依次並排排列在所述漏極區域101和所述源極區域102之間，所述第一控制柵cg0和所述第二控制柵cg1中分別包括有用於存儲電荷的浮柵fg0和fg1，以形成所述第一分柵快閃記憶體單元10的第一存儲位和第二存儲位。所述第一控制柵cg0和所述第二控制柵cg1在所述字線柵wl兩側呈對稱結構，所述漏極區域101和所述源極區域102呈對稱結構。所述漏極可以連接第一位線bl，所述源極可以連接第二位線blb。

繼續參見圖1，所述n個分柵快閃記憶體單元1至n的第一控制柵(圖中未標示)均連接第一控制柵線cg0，所述n個分柵快閃記憶體單元的第二控制柵(圖中未標示)均連接第二控制柵線cg1，所述n個分柵快閃記憶體單元的字線柵(圖中未標示)均連接字線wl1。

所述第一個分柵快閃記憶體單元1的漏極經由接觸孔(圖未示)連接第一位線bl1，所述第一個分柵快閃記憶體單元1的源極經由接觸孔(contact)連接第二位線bl2，所述第二個分柵快閃記憶體單元2的源極經由接觸孔連接所述第二位線bl2，所述第二個分柵快閃記憶體單元2的漏極經由接觸孔連接第三位線bl3，所述第三個分柵快閃記憶體單元3的漏極經由接觸孔連接所述第三位線bl3，所述第四個分柵快閃記憶體單元4的源極經由接觸孔連接第四位線bl4，以此類推至第n個分柵快閃記憶體單元。

總結而言，所述n個分柵快閃記憶體單元中的第i個分柵快閃記憶體單元的漏極經由接觸孔連接第i位線，第i個分柵快閃記憶體單元的源極經由接觸孔連接第i+1位線；第j個分柵快閃記憶體單元的源極經由接觸孔連接第j位線，第j個分柵快閃記憶體單元的漏極經由接觸孔連接第j+1位線；其中，i為奇數，j為偶數。圖1示出的快閃記憶體單元100對應於n為奇數的情況，圖3示出的快閃記憶體單元200則對應於n為偶數的情況。

關於所述快閃記憶體單元200的更多信息請參見前文對所述快閃記憶體單元100的相關描述，此處不再一一贅述。

繼續參見圖1，在本發明實施例的存儲器陣列中，每一快閃記憶體單元100中包含的n個分柵快閃記憶體單元1至n佔用第一至第n+1位線，共n+1條位線，也即除第一位線bl1和第n+1位線bln+1以外的n-1條位線被相鄰的兩個分柵快閃記憶體單元共享。在存儲器陣列中包含的快閃記憶體單元100數量既定的情況下，降低了位線的總數量，而且在存儲器陣列中，位線的間距(pitch)的最小值受到半導體工藝的特徵尺寸的限定，因此，相比於現有技術，採用本發明實施例方案可以有效地降低存儲器陣列的面積，進而降低存儲器的成本。

圖4示出了本發明實施例一種存儲器陣列300的版圖示意圖。本發明實施例僅以所述存儲器陣列300包括有2行2列的上述快閃記憶體單元為例進行說明，實際上其包含的行數和列數視存儲器的存儲容量而定。進一步地，圖4示出的快閃記憶體單元中包含的分柵快閃記憶體單元的數量為奇數，此處僅以n＝5作為示例進行闡述。

參見圖4，在存儲器陣列300中的第一行中，第一快閃記憶體單元100-1和第二快閃記憶體單元100-2為相鄰的兩個快閃記憶體單元，二者分別連接字線wl1、第一控制柵線cg0_1和第二控制柵線cg1_1；所述第一快閃記憶體單元100-1以及與其處於同列的快閃記憶體單元各自連接第一位線bl1_1、第二位線bl2_1、第三位線bl3_1、第四位線bl4_1和第五位線bl5_1；所述第二快閃記憶體單元100-2以及與其處於同列的快閃記憶體單元各自連接第一位線bl1_2、第二位線bl2_2、第三位線bl3_2、第四位線bl4_2和第五位線bl5_2；所述存儲器陣列300中第二行的快閃記憶體單元分別連接字線wl2、第一控制柵線cg0_2和第二控制柵線cg1_2。其中，所述第一快閃記憶體單元100-1和第二快閃記憶體單元100-2的結構和工作原理請參見前文對所述快閃記憶體單元100的相關描述，此處不再一一贅述。

優選地，當n為奇數時，對於所述存儲器陣列300的每一行快閃記憶體單元中相鄰的第一快閃記憶體單元100-1和第二快閃記憶體單元100-2，所述第一快閃記憶體單元100-1中所有引出漏極的接觸孔與所述第二快閃記憶體單元100-2中所有引出源極的接觸孔在行方向上排布於同一延伸線104上，且所述第一快閃記憶體單元100-1中所有引出源極的接觸孔與所述第二快閃記憶體單元100-2中所有引出漏極的接觸孔在行方向上排布於同一延伸線105上。進一步地，連接同一位線的兩個接觸孔距離較近，例如，連接第二位線bl2_1的兩個接觸孔，其中一個處於第一位線bl1_1和所述第二位線bl2_1之間，該接觸孔更靠近所述第二位線bl2_1，另一個處於所述第二位線bl2_1和第三位線bl3_1之間，該接觸孔更靠近所述第二位線bl2_1。

在本發明實施例中，無論n為奇數或偶數，在同一延伸線上，所述第一快閃記憶體單元100-1的第五位線bl5_1和第二快閃記憶體單元100-2的第一位線bl1_2未同時連接有接觸孔，可以有效地防止在器件有源區上，因接觸孔距離較近導致的接觸孔相連，導致存儲器陣列300的功能異常，進而有效地提高存儲器的良品率。以此類推，對於存儲器陣列300的其他行中每兩個相鄰的快閃記憶體單元均有上述特性。

圖5示出了本發明實施例另一種存儲器陣列400的版圖示意圖，同樣以包括有2行2列的上述快閃記憶體單元為例進行說明，實際上其包含的行數和列數視存儲器的存儲容量而定。進一步地，圖5示出的快閃記憶體單元中包含的分柵快閃記憶體單元的數量為偶數，此處僅以n＝4作為示例進行闡述。

在存儲器陣列400中的第一行中，第一快閃記憶體單元200-1和第二快閃記憶體單元200-2為相鄰的兩個快閃記憶體單元，二者分別連接字線wl1、第一控制柵線cg0_1和第二控制柵線cg1_1；所述第一快閃記憶體單元200-1以及與其處於同列的快閃記憶體單元各自連接第一位線bl1_1、第二位線bl2_1、第三位線bl3_1和第四位線bl4_1；所述第二快閃記憶體單元200-2以及與其處於同列的快閃記憶體單元各自連接第一位線bl1_2、第二位線bl2_2、第三位線bl3_2和第四位線bl4_2；所述存儲器陣列400中第二行的快閃記憶體單元分別連接字線wl2、第一控制柵線cg0_2和第二控制柵線cg1_2。其中，所述第一快閃記憶體單元200-1和第二快閃記憶體單元200-2的結構和工作原理請參見前文對所述快閃記憶體單元200的相關描述，此處不再一一贅述。

優選地，當n為偶數時，所述第一快閃記憶體單元200-1中所有引出漏極的接觸孔與所述第二快閃記憶體單元200-2中所有引出漏極的接觸孔在行方向上排布於同一延伸線104上，且所述第一快閃記憶體單元200-1中所有引出源極的接觸孔與所述第二快閃記憶體單元200-2中所有引出源極的接觸孔在行方向上排布於同一延伸線105上。

與上述存儲器陣列300相類似，所述存儲器陣列400可以有效地防止在器件有源區上，因接觸孔距離較近導致的接觸孔相連，導致存儲器陣列功能異常，進而有效地提高存儲器的良品率。

繼續參見圖5，在本發明實施例中，相鄰兩列快閃記憶體單元之間可以具有淺溝槽隔離區(shallowtrenchisolation，簡稱sti)，其中，各個sti的延伸方向可以相同且寬度相等。此外，上述各個位線，也即所述第一至第n+1位線bl1至bln+1，的延伸方向可以相同且寬度相等；上述各個接觸孔的內徑可以相等。所述接觸孔可以為通孔，內部填充有導電材料，但不限於此，所述接觸孔也可以為盲孔，視具體的工藝需求而定。

需要說明的是，在對本發明實施例的存儲器陣列進行加工時，可以根據實際的工藝需求對上述sti、各個位線以及接觸孔的尺寸等參數進行設定，本發明實施例不進行特殊限制。

進一步地，本發明實施例還公開了一種上述存儲器陣列300(參見圖4)或400(參見圖5)的讀操作方法。其中，所述存儲器陣列300或400可以包括有n個圖1所示的快閃記憶體單元100或圖2所示的快閃記憶體單元200。以下將以存儲器陣列包括有n個所述快閃記憶體單元100為例進行說明。

參見圖6，所述存儲器陣列的讀操作方法可以包括不限定執行順序的以下步驟：

當所述n個分柵快閃記憶體單元1至n中的第m個分柵快閃記憶體單元m的第一存儲位為連接第m位線的存儲位a時，m為正整數，且m≤n，例如m＝3，通過對第1至第m位線bl1至blm預充電至第一電壓v1，對第m+1至第n+1位線blm+1至bln+1施加第二電壓v2，對所述字線wl1施加第三電壓(圖未示)，對所述第一控制柵線cg0施加第四電壓(圖未示)，對所述第二控制柵線cg1施加第五電壓(圖未示)，選中所述第m個分柵快閃記憶體單元m的第一存儲位a，以使其處於待讀取狀態，並阻止所述第m個分柵快閃記憶體單元m以外的其他分柵快閃記憶體單元處於待讀取狀態；其中，所述第一電壓v1小於所述第二電壓v2；

當所述n個分柵快閃記憶體單元1至n中的第m個分柵快閃記憶體單元m的第一存儲位為連接第m+1位線的存儲位b時，通過對所述第1至第m位線bl1至blm施加所述第二電壓v2，對所述第m+1至第n+1位線blm+1至bln+1預充電至所述第一電壓v1，此處需要說明的是，圖6中示出的為所述第一存儲位為存儲位a的情況，當所述第一存儲位為存儲器b時，對上述各位線施加的電壓應進行相應調整，對所述字線wl1施加所述第三電壓，對所述第一控制柵線cg0施加所述第四電壓，對所述第二控制柵線cg1施加所述第五電壓，選中所述第m個分柵快閃記憶體單元m的第一存儲位b，以使其處於待讀取狀態，並阻止所述第m個分柵快閃記憶體單元m以外的其他分柵快閃記憶體單元處於待讀取狀態；

對所述第m個分柵快閃記憶體單元m的第一存儲位a或b進行讀操作。

在具體實施中，向所述字線wl1施加一定的電壓，同時通過向所述第m位線blm_1和第m+1位線blm+1_1施加電壓，使得所述第m個分柵快閃記憶體單元m的源極和漏極之間由於大量電子的移動而產生電流。可以由靈敏放大器(sensitiveamplifier，簡稱sa)讀取所述第m位線blm_1和第m+1位線blm+1_1上的電流的大小來判斷浮柵中存儲電子的多少，從而實現對所述第一分柵快閃記憶體單元10所存儲數據的讀取，電流大則讀取數據為1，電流小則讀取數據為0。

在現有技術中，若對所述第m個分柵快閃記憶體單元m的第一存儲位a進行讀操作，一般將對所述第1至第m位線bl1至blm施加0v的電壓，對所述第m+1至第n+1位線blm+1至bln+1預充電至電壓範圍為0.7至1v。在具體實施中，為了不斷降低存儲器陣列的面積，n的取值不斷增大，在採用預充電電路(圖未示)對所述第m+1至第n+1位線blm+1至bln+1預充電至較高的0.7至1v時，預充電的時間和功耗顯著增加。

對比而言，由於本發明實施例中的所述第一電壓v1小於所述第二電壓v2，因此，在保證所述第m個分柵快閃記憶體單元m的漏極和源極的電壓之差大於預設值的情況下，所述第一電壓v1可以低於0.7至1v，以降低預充電的時間和功耗。

在本發明一優選實施例中，所述第一電壓v1的範圍可以為0.1至0.3v，例如0.2v。

在本發明一優選實施例中，所述第二電壓v2的範圍可以為1.2至1.5v，例如1.35v。

例如，在具體實施中，所述第二電壓v2可以經由pmos電晶體(圖未示)的源極輸出，其中，所述pmos電晶體的漏極接入所述存儲器陣列的供電電壓(例如1.5v)，所述pmos電晶體受控導通，所述pmos電晶體的漏極與源極之間的壓差可以為0.15v，則所述第二電壓v2等於1.35v。

需要說明的是，所述第二電壓v2還可以採用其他任何適當的方式產生，只要能夠保證所述第m個分柵快閃記憶體單元m的漏極和源極的電壓之差大於所述預設值即可。

優選地，所述第三電壓的範圍可以為3至6v；當所述第m個分柵快閃記憶體單元m的第一存儲位連接有所述第一控制柵線cg0時，所述第四電壓的範圍可以為3至6v，所述第五電壓可以為0v或等於所述存儲器陣列的供電電壓；當所述第m個分柵快閃記憶體單元m的第一存儲位連接有所述第二控制柵線cg1時，所述第四電壓可以為0v或等於所述存儲器陣列的供電電壓，所述第五電壓的範圍可以為3至6v。

例如，可對上述各個位線、字線和控制柵線按照如下表1所示的數值(單位為v)施加電壓，對所述第m個分柵快閃記憶體單元m的存儲位a或b進行讀操作，其中，vdd為所述存儲器陣列的供電電壓。

表1

進一步地，本發明實施例還公開了一種上述存儲器陣列的編程操作方法。繼續參見圖6，所述存儲器陣列的編程操作方法可以包括不限定執行順序的以下步驟：

當所述n個分柵快閃記憶體單元1至n中的第m個分柵快閃記憶體單元m的第一存儲位為連接第m位線的存儲位a時，通過對第1至第m位線bl1至blm施加第一電壓v1，對第m+1至第n+1位線blm+1至bln+1施加第二電壓v2，對所述字線wl1施加第三電壓(圖未示)，對所述第一控制柵線cg0施加第四電壓(圖未示)，對所述第二控制柵線cg1施加第五電壓(圖未示)，選中所述第m個分柵快閃記憶體單元m的第一存儲位a，以使其處於待編程狀態，並阻止所述第m個分柵快閃記憶體單元m以外的其他分柵快閃記憶體單元處於待編程狀態；其中，所述第一電壓v1大於所述第二電壓v2，m為正整數，且m≤n；

當所述n個分柵快閃記憶體單元1至n中的第m個分柵快閃記憶體單元m的第一存儲位為連接第m+1位線的存儲位b時，通過對所述第1至第m位線bl1至blm施加所述第二電壓v2，對所述第m+1至第n+1位線blm+1至bln+1施加所述第一電壓v1，此處需要說明的是，圖6中示出的為所述第一存儲位為存儲位a的情況，當所述第一存儲位為存儲器b時，對上述各位線施加的電壓應進行相應調整，對所述字線wl1施加所述第三電壓，對所述第一控制柵線cg0施加所述第四電壓，對所述第二控制柵線cg1施加所述第五電壓，選中所述第m個分柵快閃記憶體單元m的第一存儲位b，以使其處於待編程狀態，並阻止所述第m個分柵快閃記憶體單元m以外的其他分柵快閃記憶體單元處於待編程狀態；

對所述第m個分柵快閃記憶體單元m的第一存儲位a或b進行編程操作。

在具體實施中，可以通過對所述第一存儲位a或b對應的浮柵上連接的控制柵線施加較高的正電壓，並且，通過向所述所述第m位線blm_1和第m+1位線blm+1_1施加電壓，使得所述第m個分柵快閃記憶體單元m的源極和漏極之間產生溝道電流，增加在源極和漏極之間傳導的電子能量，當熱電子被注入到被編程的浮柵時，完成編程操作。

優選地，所述第一電壓v1的範圍可以為4至7v，所述第二電壓v2的範圍可以為0.1至0.5v，所述第三電壓的範圍可以為1至2v；當所述第m個分柵快閃記憶體單元m的第一存儲位連接有所述第一控制柵線vg0時，所述第四電壓的範圍可以為7至10v，所述第五電壓的電壓範圍可以為4至6v；當所述第m個分柵快閃記憶體單元m的第一存儲位連接有所述第二控制柵線cg1時，所述第四電壓的範圍可以為4至6v，所述第五電壓的範圍可以為7至10v。

在具體實施中，所述第二電壓v2可以由適當的電壓源或根據電流源經由阻抗電路產生。

例如，可對上述各個位線、字線和控制柵線按照如下表1所示的數值(單位為v)施加電壓，對所述第m個分柵快閃記憶體單元m的存儲位a或b進行讀操作，其中，表格中的vdd(圖6中未示出)表示所述存儲器陣列的供電電壓。

表2

進一步地，關於本發明實施例的存儲器陣列的擦除操作方法可以採用現有技術中的方案進行實施，此處不再贅述。

本發明實施例還公開了一種存儲器系統，所述存儲器系統可以包括第一存儲器，所述第一存儲器包括圖3所示的存儲器陣列300或圖4所示的存儲器陣列400。

本發明實施例還公開了一種存儲器系統，所述存儲器系統可以包括第一存儲器，所述第一存儲器包括圖3所示的存儲器陣列300或圖4所示的存儲器陣列400，進一步地，所述存儲器系統中的電路部件可以執行上述存儲器陣列的讀操作方法和/或編程操作方法。

雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。