快閃記憶體器件及編程方法
2023-07-12 14:11:31
專利名稱：：快閃記憶體器件及編程方法
技術領域：
：本發明涉及一種快閃記憶體器件，特別涉及一種可防止在存儲單元(memorycell)之間的幹擾(interference)現象的編程方法。
背景技術：
：圖l是傳統快閃記憶體器件的框圖參照圖1，該快閃記憶體器件包括存儲單元陣列lO以及頁面緩衝器Pl至Pn(n是整數)。該存儲單元陣列10包括多個單元串(cellstring)Cle至Cne以及Clo至Cno。該多個單元串Cle至Cne以及Clo至Cno的每一個包括多個用於儲存數據的存儲單元(未示出)。該頁面緩衝器PI至Pn通過偶數位線BLe以及奇數位線BLo而連接至所述多個單元串Cle至Cne以及Clo至Cno。具體地，一個頁面緩衝器PI通過形成一對的該偶數位線BLe以及該奇數位線BLo而連接至該單元串Cle以及Clo。一般的快閃記憶體器件操作如下。以頁面緩衝器PI為例進行描述。該頁面緩沖器PI被加載要進行編程的數據，且由位線選擇單元(未示出)來選擇該偶數位線BLe或該奇數位線BLo兩者任一。如果選擇該偶數位線BLe,則對從在連接至該偶數位線Ble的單元串Cle中包括的多個單元中選擇出來的一個單元進行編程。然而，當快閃記憶體器件的集成程度提高時，線寬降低，以及在存儲單元之間的間隙變得靠近。因此，共享相同字線的相鄰單元會受到該被編程的單元的電壓的幹擾。此現象可發生在單級單元(SLC)以及多級單元(MLC)的所有結構中。然而，在存儲單元之間的幹擾現象在該MLC中會變得更顯著。該MLC的臨界電壓分布比該SLC的臨界電壓分布更窄。換言之，假設該SLC的臨界電壓範圍為IV，該MLC的臨界電壓範圍為0.2至0.6V。這是因為該MLC具有四個電壓狀態。因此，該臨界電壓分布不可避免地變窄。如果任一個臨界電壓分布由於相鄰單元的影響而變寬，則該臨界電壓分布可能會和其它狀態重迭。此外，在進行偶數頁面編程搡作之後的奇數頁面編程操作時，此現象會變得更顯著。這是因為被編程的偶數頁面的單元受到下一個被編程的奇數頁面的單元的影響。因此，該器件的可靠度可明顯地劣化。
發明內容本發明的一實施例針對一種方法，其用以通過在共享相同字線的所有單元上執行編程操作(也就是說，基於字線進行編程)而減少相鄰單元之間的幹擾。本發明的另一實施例針對當基於字線執行編程時，通過在兩個單元串之間共享該頁面緩衝器來增加面積效率。在一個實施例中，編程快閃記憶體器件的方法包括如下步驟選擇連接至多個存儲器串(memorystring)的所有位線；選擇字線；將較低位和較高位編程到與所選擇的字線連接的該存儲單元內；以及重複選擇該字線的步驟以及編程該較高位的步驟。在另一實施例中，快閃記憶體器件包括多個存儲單元串，其每一個包括用於儲存數據的多個存儲單元；多個頁面緩衝器，通過位線而分別連接至多個存儲單元串。在另一實施例中，快閃記憶體器件包括第一存儲器組，包括多個存儲器串；第二存儲器組，具有與所述第一存儲器組的構造相同的構造；以及頁面緩沖器組，通過偶數位線而連接至所述第一存儲器組的存儲器串、並通過奇數位線而連接至所述第二存儲器組的存儲器串，所述頁面緩衝器組具有與所述第一或第二存儲器組的存儲器串相同數量的頁面緩衝器。在另一實施例中，一種用於編程快閃記憶體器件的方法，其包括以下步驟提供快閃記憶體器件，所述快閃記憶體器件包括第一存儲器組，具有多個存儲器串；第二存儲器組，具有與所述第一存儲器組相同的構造；以及頁面緩沖器組，具有與所述第一存儲器組或所述第二存儲器組的存儲器串相同數量的頁面緩衝器;選擇所述第一或第二存儲器組的所有位線；選擇所選擇的存儲器組的字線；將較低位編程到與所選擇的字線連接的全部存儲單元內，並然後將較高儲單元內；以及重複所述選擇第一或第二存儲器組的所有位線的步驟至所述編程較高位的步驟。圖l是傳統快閃記憶體器件的框圖。圖2A以及圖2B是圖示了根據本發明實施例的快閃記憶體器件的編程方法的示意圖。圖3A是根據本發明的第一實施例的快閃記憶體器件的框圖。圖3B是圖3A的詳細電路圖。圖4A是根據本發明的第二實施例的快閃記憶體器件的框圖。圖4B是圖4A的詳細電路圖。具體實施方式將參照附圖來描述本專利的特定實施例。圖2A以及圖2B是圖示了根據本發明實施例的用於編程快閃記憶體器件的方法的示意圖。圖2A圖示了與MLC對應的編程方法，該MLC包括連接至多個存儲單元串Sl至Si、以及多個字線WL0至WLk的多個存儲單元。選擇所有的多個存儲單元串Sl至Si並且連續地選擇該字線WL0至WLk,從而同時編程連接至所選擇的字線的所有存儲單元。以首先執行最低有效位(LSB)編程、而後執行最高有效位(MSB)編程的方式來編程該MLC。例如，如果選4奪第0字線WL0，則將較低位編程(LSB;O)到與第0字線WL0連接的所有存儲單元內。將MSB電壓施加到相同字線WLO,使得將較高位編程(MSB;l)到該字線WLO內。此後，選擇第1字線，並重複以上的編程操作。換言之，可以基於字線來執行該編程，以避免來自相鄰存儲單元串的存儲單元的幹擾現象。通過相同字線來對共享該字線的存儲單元施加相同電平的電壓，並經歷該編程操作。因此，至少在字線方向上可以避免在存儲單元之間的幹擾現象。圖2B圖示了單級單元的編程方法，該單級單元包括連接到多個存儲單元串Sl至Si、以及多個字線WLO至WLk的多個存儲單元。如果以施加對應的電壓到該存儲單元串Sl至Si的每個位線同時連續地選擇該字線WLO至WLk的方式來執行編程操作，則同時編程與所選^t奪的字線連接的所有存儲單元。例如，如果選擇第0字線WL0且將電壓施加到與該存儲單元串Sl至Si連接的位線上，則對連接至該第0字線WL0的存儲單元進行編程。以此方式，執行編程，同時選擇剩下的第1字線WL1至第k字線WLk。因為同時編程共享所選擇的字線的存儲單元，所以可以避免存儲單元之間在字線方向上的幹擾現象。圖3A是根據本發明的第一實施例的該快閃記憶體器件的框圖。參照圖3A,該快閃記憶體器件包括具有多個單元串Sl至Si(i是整數)的存儲單元陣列100。多個單元串Sl至Si的每一個包括用於儲存數據的多個存儲單元(未示出)。多個單元串Sl至Si分別通過位線BU至BLi而連接至多個頁面緩沖器PB1至PBi。也就是說，一個單元串對應至一個頁面緩衝器。因此，以一對一的對應方式，該頁面緩衝器以及該單元串基於字線來執行編程操作。以下將參照圖3B來詳細描述。圖3B是圖3A的詳細電^各圖。該存儲單元陣列100包括多個單元串Sl至Si。該單元串Sl包括漏極選擇電晶體DST1、源極選擇電晶體SST1、以及多個存儲單元FO至Fk(k是整數)。該單元串S2包括漏極選擇電晶體DST2、源極選擇電晶體SST2以及多個存儲單元G0至Gk。該單元串Si包括漏極選擇電晶體DSTi、源極選擇電晶體SSTi以及多個存儲單元HO至Hk。多個頁面緩衝器PB1至PBi分別連接到多個位線BL1至BLi。也就是iJt,一個頁面緩衝器連接到一個位線。該位線分別連接至多個NMOS電晶體Ml至Mi,且#4居高電壓控制信號DIS而被高電壓VIRPWR所充電。多個NMOS電晶體Nl至Ni響應該位線選擇信號BSL而連接該位線以及對應的頁面緩衝器。以下描述該編程操作。將舉例描述一個字線WLO。在共享該字線WLO的多個存儲單元F0、GO.....HO上執行該編程操作。也就是說，如果數據被輸入到多個頁面緩衝器PB1至PBi的每一個，且使能該位線選^^信號BSL以導通該NMOS電晶體Nl至Ni，則該數據被編程到共享該字線WLO的所有存儲單元F0至HO內。因此，儘管存儲單元FO和GO彼此非常接近，但同時編程該存儲單元F0和G0。因此，沒有生成在共享相同字線的存儲單元之間的幹擾現象。此所以臨界電壓分布變得很窄。此外，因為可以同時編程多個存儲單元，所以可以提高該編程操作的速度。圖4A是根據本發明的第二實施例的快閃記憶體器件的框圖。根據圖3B的實施例，在存儲單元之間的幹擾現象降低，但因為每個單元串需要自己的頁面緩衝器，所以面積增大。因此，可以進一步包括共享多個頁面緩衝器的存儲單元陣列，從而提高面積效率。多個頁面緩衝器PB1至PBi以兩個存儲單元陣列100以及200而形成多個對。該存儲單元陣列100包括多個單元串Sl至Si。該存儲單元陣列200包括多個單元串Ll至Li。頁面緩沖器PB1至PBi被布置在單元串Sl至Si與單元串Ll至Li之間，使得該單元串Sl至Si以及該單元串Ll至Li彼此對稱。在圖4A中可看出，該單元陣列Sl至Si的每一個與該單元陣列Ll至Li的每一個共享頁面緩衝器PB1至PBi。也就是說，因為兩個單元串共享一個頁面緩沖器，所以可以補償晶片面積的增加。這將在下面進行更詳細的說明。圖4B是圖4A的詳細電路圖。多個頁面緩沖器PB1至PBi被排列在該兩個存儲單元陣列100和200之間。也就是說，該兩個存儲單元陣列100和200相對於多個頁面緩沖器PB1至PBi而對稱。該存儲單元陣列100包括多個單元串Sl至Si。多個單元串Sl至Si分別包括漏極選擇電晶體1DST1至lDSTi;源極選擇電晶體1SST1至lSSTi;以及多個存儲單元1F0至1Fk、1G0至1Gk.....1H0至1Hk。該存儲單元陣列200包括多個單元串Ll至Li。該多個單元串Ll至Li分別包括漏極選擇電晶體2DST1至2DSTi;源極選擇電晶體2SST1至2SSTi;以及多個存儲單元2F0至2Fk、2G0至2Gk、...、2H0至2Hk。該快閃記憶體器件還包括連接在頁面緩衝器以及單元串之間的多個NMOS電晶體Nl至Ni以及Pl至Pi，用以選擇位線。該快閃記憶體器件還包括多個NMOS電晶體Ml至Mi以及Rl至Ri，用於施加高電壓到該位線BLel至BLei以及BLol至BLoi中的每一個。為了避免重複，以下僅舉例描述一個頁面緩沖器PB1以及對應於該頁面緩沖器PB1的單元串S1及L1。如果多個頁面緩衝器PBI至PBi的每一個接收編程數據，則選擇該偶數位線BLel至BLei或該奇數位線BLol至BLoi,並執行編程4喿作。這通過導通在偶數位線區域以及該奇數位線區域上的NMOS電晶體Nl至Ni以及Pl至Pi之一來決定。如果將電壓施加到該字線1WL1並選擇且編程存儲單元1F1、1G1.....1H1,則沒有編程在相對側的奇數存儲單元2F1、2G1、...、2H1。此時，在被編程的兩個相鄰存儲單元1F1以及1G1的情況下，在相同單元串上的單元之間存在幹擾現象，但是在相同字線的單元之間的幹擾現象被消除。這是因為同時編程了共享相同字線1WL1的所有存儲單元1F1、1G1.....1H1。此外，通過使各個單元串以及頁面緩衝器彼此1:1對應以執行獨立的編程操作，可以提高編程速度。-統tableseeoriginaldocumentpage9舉出該表格所列的數值有助於理解本發明。應注意的是，本發明並非限於上述數值。首先，技術被分成52nm以及45nm,以比較本發明與已知技術。從本發明的52nm技術中，可看出該晶片尺寸沒有增加。在加載到該字線時，頁面數可以加倍成為8kB且因此可以改善編程操作。取決於臨界電壓分布(01、10以及00),傳統的幹擾為0.41+0.41+0.41=1.23。該本發明的幹擾現象為0.14+0.28+0.14=0.56。因此，與傳統的幹擾相比，本發明的幹擾現象被減半。具體地，與已知技術相比，在本發明中，成為保證產品成品率的最大障礙的PGM擾亂(disturb)可以被減半。此外，可減少讀取電壓Vread,且因此可執行穩定的編程操作。也可以看出，在45m技術中獲得了與52m技術中類似的改善。如上所述，本發明的快閃記憶體器件以及編程方法具有以下優點。第一，同時編程共享字線的所有存儲單元。因此可能防止在相鄰單元之間的幹擾現象。第二，因為該編程擾亂現象減少，所以快閃記憶體器件的成品率提高。第三，因為兩個單元串共享一個頁面緩沖器，所以可以防止晶片尺寸的增力口。說明了本發明的上述實施例，並且可能有各種替代和等效方案。鑑於本公開，其它的增加、刪減、或修改是顯而易見的，且意欲落入所附權利要求的範圍中。權利要求1.一種編程快閃記憶體器件的方法，該方法包括選擇連接至多個存儲器串的位線；選擇字線；將較低位編程到與所選擇的字線連接的存儲單元內，並將較高位編程到所述存儲單元內；以及重複所述選擇字線的步驟以及所述編程較高位的步驟。2.如權利要求1所述的方法，其中，所述快閃記憶體器件包括第一存儲器組，其具有多個存儲器串；第二存儲器組，其具有與所述第一存儲器組相同的構造；以及頁面緩沖器組，其具有與所述第一或第二存儲器組的存儲器串相同數量的頁面緩衝器。3.—種快閃記憶體器件，其包括多個存儲單元串，每一個包括用於在其中存儲數據的多個存儲單元；多個頁面緩衝器，分別通過位線連接到所述多個存儲單元串；多個第一開關元件，分別連接到所述位線，且被配置為根據第一信號而提供電源電壓給所述位線；以及多個第二開關元件，連接在所述頁面緩衝器以及所述位線之間，並被配置為響應於第二信號而導通或截止。4.如權利要求3所述的快閃記憶體器件，其中，所述第一以及第二開關元件的每一個包括NMOS電晶體。5.—種快閃記憶體器件，其包括第一存儲器組，包括多個存儲器串；第二存儲器組，具有與所述第一存儲器組相同的構造；以及頁面緩衝器組，通過偶數位線而連接至所述第一存儲器組的存儲器串、並通過奇數位線而連接至所述第二存儲器組的存儲器串，所述頁面緩衝器組具有與所述第一或第二存儲器組的存儲器串相同數量的頁面緩衝器。6.如權利要求5所述的快閃記憶體器件，還包括多個第一開關元件，分別連接至所述偶數位線，並被配置為根據第一信號而提供電源電壓給所述偶數位線；多個第二開關元件，連接在所述頁面緩沖器以及所述偶數位線之間，並被配置為響應於第二信號而導通或截止；多個第三開關元件，分別連接到所述奇數位線，並被配置為根據第三信號而提供電源電壓給所述奇數位線；以及多個第四開關元件，分別連接在所述頁面緩衝器以及所述奇數位線之間，並被配置為響應於第四信號而導通或截止。7.如權利要求6所述的快閃記憶體器件，其中，所述第一至第四開關元件的每一個包括NMOS電晶體。8.—種用於快閃記憶體器件的編程方法，其包括以下步驟選擇分別連接至多個存儲器串的位線；以及選擇多個字線中的任一個，並且在共享所選擇的字線的存儲單元上執行編程操作。9.一種用於快閃記憶體器件的編程方法，其包括以下步驟提供快閃記憶體器件，所述快閃記憶體器件包括第一存儲器組，具有多個存儲器串；第二存儲器組，具有與所述第一存儲器組相同的結構；以及頁面緩衝器組，具有與所述第一存儲器組或所述第二存儲器組的存儲器串相同數量的頁面緩沖器；選擇所述第一或第二存儲器組的位線；選擇所選擇的第一以及第二存儲器組之一的字線；編程與所選擇的字線連接的存儲單元；以及重複所述選擇所有位線的步驟至所述編程步驟。全文摘要一種用於編程快閃記憶體器件的方法包括選擇與多個存儲器串連接的位線；以及選擇字線。將較低位編程到與所選擇的字線連接的存儲單元內，且將較高位編程到該存儲單元內。重複所述選擇字線的步驟以及所述編程該較高位的步驟。文檔編號G11C16/10GK101154452SQ20071014275公開日2008年4月2日申請日期2007年8月23日優先權日2006年9月29日發明者金基錫申請人:海力士半導體有限公司