系統級封裝信號完整性改進的電容裝載結構的製作方法

2023-08-07 15:35:51

專利名稱：系統級封裝信號完整性改進的電容裝載結構的製作方法
技術領域：
本發明涉及一種電子技術領域的電容結構，特別是一種系統級封裝信號完整性改 進的電容裝載結構。
背景技術：
系統級封裝是現代電子系統的一項重要集成技術，其中信號速率為幾個(ibps的 高速串行鏈路如chip-to-chip和背板鏈路等的性能嚴重受到傳輸媒質帶來的信號衰減以 及各個節點的阻抗突變的影響。節點的阻抗突變會引起傳輸信號的反射，振蕩和畸變等，使 信號完整性急劇惡化。裝載在PCB上的隔直多層陶瓷電容(Multilayer ceramic capacitor MLCC)就是一個典型的阻抗突變點。根據多層陶瓷電容的精確等效電路模型進行設計並設 法消除阻抗突變對信號傳輸的影響是高速串行鏈路設計的一個關鍵。一般常用的多層陶瓷電容建模和設計方法是通過專用的測試夾具對MLCC進行測 量，然後用測量數據提取等效電路參數。但是這些實驗模型既不精確也缺乏理論依據，因為 都需要藉助數據擬合。L. E. Wojewoda等人提出了同時考慮多種應用條件的MLCC模型(IEEE Trans. Adv. Packaging, vol. 32, no. l，pp. 109-115,Feb. 2009.) S. McMorrow 等人通過全波 仿真器CST對MLCC以及其裝載結構進行建模(Design Conference 2008)和設計，這種模 型得到的S參數可以進一步用於高速數據鏈路分析。但是上述模型只是對MLCC進行建模，沒有考慮MLCC裝載在PCB上的寄生電容。從 現有文獻檢索結果來看，還沒有人提出如果消除這些寄生電容。實際上裝載在高速PCB上 的MLCC的並聯寄生電容將引起阻抗突變，使系統的信號完整性受到損害，必須考慮其影響 並設法消除。

發明內容
本發明的目的在於為保證系統級封裝中的信號完整性，提出一種系統級封裝信號 完整性改進的電容裝載結構，使其在保證線路板的高密度的同時消除MLCC電容裝載在高 速印製電路板(Print Circuit Board,PCB)引起的阻抗突變，正常地應用於系統級封裝中， 確保高速信號的高質量傳輸。本發明是通過以下技術方案實現的本發明將裝載電容正下方參考平面掏空一部分，包括對隔直MLCC正下方的參考 平面的掏空，從而消除焊盤和MLCC底部電極與最近參考平面之間的並聯寄生電容，最終實 現消除MLCC裝載結構的阻抗突變的目標，改善系統的信號完整性。所述的參考平面，與MLCC最接近的參考平面的掏空寬度由最優掏空寬度公式來 決定，掏空長度為MLCC裝載版圖的長度。所述的參考平面，而其它參考平面的掏空寬度是第一層的兩倍，掏空長度和第一 層是一樣的。所述的焊盤和MLCC底部電極與最近參考平面之間的並聯寄生電容為當參考平面為多層板的η層時，當2-n層參考平面的掏空寬度是第一層參考平面掏空寬度的兩倍時， 焊盤處的特性阻抗由參考平面與焊盤之間的耦合電容來決定。求出焊盤與被掏空的參考平面之間的耦合電容就可獲得焊盤的特性阻抗。由於焊 盤下方的參考平面被掏空，焊盤與參考平面之間的單位長度耦合電容減少，從而可以增加 焊盤處的特性阻抗。最終通過解析模型求解可以得到使得掏空之後的焊盤的特性阻抗為50 歐的最優掏空寬度為
權利要求
1.一種系統級封裝信號完整性改進的電容裝載結構，其特徵在於，將裝載電容正下方 參考平面掏空一部分，包括對隔直MLCC正下方的參考平面的掏空，消除焊盤和MLCC底部電 極與最近參考平面之間的並聯寄生電容，實現消除MLCC裝載結構的阻抗突變的目標。
2.根據權利要求1要求所述的系統級封裝信號完整性改進的電容裝載結構，其特徵 是，所述的參考平面，與MLCC最接近的參考平面的掏空寬度由最優掏空寬度公式來決定， 掏空長度為MLCC裝載版圖的長度。
3.根據權利要求2要求所述的系統級封裝信號完整性改進的電容裝載結構，其特徵 是，所述的參考平面，而其它參考平面的掏空寬度是第一層的兩倍，掏空長度和第一層是一 樣的。
4.根據權利要求1要求所述的系統級封裝信號完整性改進的電容裝載結構，其特徵 是，所述的焊盤和MLCC底部電極與最近參考平面之間的並聯寄生電容為當參考平面為多 層板的η層時，當2-n層參考平面的掏空寬度是第一層參考平面掏空寬度的兩倍時，焊盤處 的特性阻抗由參考平面與焊盤之間的耦合電容來決定。
5.根據權利要求1要求所述的系統級封裝信號完整性改進的電容裝載結構，其特徵 是，求出焊盤與被掏空的參考平面之間的耦合電容就可獲得焊盤的特性阻抗，由於焊盤下 方的參考平面被掏空，焊盤與參考平面之間的單位長度耦合電容減少，從而可以增加焊盤 處的特性阻抗，最終通過解析模型求解可以得到使得掏空之後的焊盤的特性阻抗為50歐的最優掏空寬度為
6.根據權利要求1要求的所述的系統級封裝信號完整性改進的電容裝載結構，其特徵 是，所述的多層板為PCB板，當PCB板為四層時，第一層FR4板材，ε , = 4. 4，第二層介質厚 度細丨1，第三、四層介質厚度為lOmil。
全文摘要
一種電子技術領域的系統級封裝信號完整性改進的電容裝載結構。將裝載電容正下方參考平面掏空一部分，包括對隔直MLCC正下方的參考平面的掏空，消除焊盤和MLCC底部電極與最近參考平面之間的並聯寄生電容，實現消除MLCC裝載結構的阻抗突變的目標。焊盤和MLCC底部電極與最近參考平面之間的並聯寄生電容為當參考平面為多層板的n層時，當2-n層參考平面的掏空寬度是第一層參考平面掏空寬度的兩倍時，焊盤處的特性阻抗由參考平面與焊盤之間的耦合電容來決定。本發明結構簡單，易於實現，能夠快速精確的確定MLCC電容裝載結構設計參數，可以應用於高速系統級封裝中的隔直電容設計。
文檔編號H05K1/18GK102065639SQ20101056883
公開日2011年5月18日 申請日期2010年12月2日 優先權日2010年12月2日
發明者來強濤, 毛軍發 申請人:上海交通大學