針對示波器adc高速採樣數據存儲控制的方法
2023-08-07 03:38:56 3
針對示波器adc高速採樣數據存儲控制的方法
【專利摘要】本發明提出一種針對示波器ADC高速採樣數據存儲控制的方法。本發明的針對示波器ADC高速採樣數據存儲控制的方法，包括如下步驟：第一步.採集存儲開始，判斷預觸發是否完成，完成，進行下一步；未完成，返回繼續；第二步.觸發模式選擇，包括自動、單次、正常三種模式。本發明先通過FPGA的LVDS接收機降頻接收ADC的採樣數據，再按照採樣時間的先後順序重排數據，然後根據時基檔位的需要的速率將重排後的數據儲存到RAM存儲空間中。本方法將觸發信號與採樣數據一同存儲到RAM，利用FPGA自帶的RAM模塊配置生成2K存儲深度，144位寬度的存儲器。RAM存儲是數據存儲的核心內容。
【專利說明】針對示波器ADC高速採樣數據存儲控制的方法
【技術領域】
[0001]本發明提出一種針對示波器ADC高速採樣數據存儲控制的方法。
【背景技術】
[0002]隨著數位化技術的發展，信號的還原的真實性越來越受到關注，示波器採樣率越來越高，示波表需要將ADC的高速採集數據緩存後用于波形的顯示和參數計算。
【發明內容】
[0003]本發明的技術效果能夠克服上述缺陷，提供一種針對示波器ADC高速採樣數據存儲控制的方法，其提高了示波器高速採樣數據存儲的效果。
[0004]為實現上述目的，本發明採用如下技術方案:其包括如下步驟:
[0005]第一步.採集存儲開始，判斷預觸發是否完成，完成，進行下一步；未完成，返回繼續；
[0006]第二步.觸發模式選擇，包括自動、單次、正常三種模式:
[0007]其中，自動觸發模式下包括如下步驟:
[0008](1)判斷是否自動觸發模式下，是，進行下一步；否，返回繼續判斷自動觸發模式；
[0009](2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿；
[0010]其中，單次觸發模式下包括如下步驟:
[0011](1)判斷是否單次觸發模式下，是，進行下一步；否，返回繼續判斷單次觸發模式；
[0012](2)判斷RAM是否存滿，是，讀數據並顯不；否，返回判斷RAM是否存滿；
[0013](3)判斷是否按下RUN、STOP，是，返回開始下一次採集存儲；否，繼續判斷；
[0014]其中，正常觸發模式下包括如下步驟:
[0015](1)判斷是否正常觸發模式下，是，進行下一步；否，返回繼續判斷正常觸發模式；
[0016](2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿。
[0017]本發明先通過FPGA的LVDS接收機降頻接收ADC的採樣數據，再按照採樣時間的先後順序重排數據，然後根據時基檔位的需要的速率將重排後的數據儲存到RAM存儲空間中。本方法將觸發信號與採樣數據一同存儲到RAM，利用FPGA自帶的RAM模塊配置生成2K存儲深度，144位寬度的存儲器。RAM存儲是數據存儲的核心內容。
【專利附圖】
【附圖說明】
[0018]圖1為本發明的流程示意圖。
【具體實施方式】
[0019]本發明的針對示波器ADC高速採樣數據存儲控制的方法，包括如下步驟:[0020]第一步.採集存儲開始，判斷預觸發是否完成，完成，進行下一步；未完成，返回繼續；
[0021]第二步.觸發模式選擇，包括自動、單次、正常三種模式:
[0022]其中，自動觸發模式下包括如下步驟:
[0023](1)判斷是否自動觸發模式下，是，進行下一步；否，返回繼續判斷自動觸發模式；
[0024](2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿；
[0025]其中，單次觸發模式下包括如下步驟:
[0026](1)判斷是否單次觸發模式下，是，進行下一步；否，返回繼續判斷單次觸發模式；
[0027](2)判斷RAM是否存滿，是，讀數據並顯不；否，返回判斷RAM是否存滿；
[0028](3)判斷是否按下RUN、STOP，是，返回開始下一次採集存儲；否，繼續判斷；
[0029]其中，正常觸發模式下包括如下步驟:
[0030](1)判斷是否正常觸發模式下，是，進行下一步；否，返回繼續判斷正常觸發模式；
[0031](2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿。。
[0032]本發明在數據存儲設計中需要注意以下幾個地方:
[0033]1) RAM存儲器的寫時鐘時採樣數據的同步時鐘。不同的時基檔位，用於顯示的波形數據率是不一樣的，所以需要根據不同的時基檔位將ADC的數據同步時鐘進行分頻，得到RAM存儲器的寫時鐘。在高檔位的時候，需要高採樣率的波形數據，時鐘不需要分頻，直接採用ADC的數據同步時鐘作為RAM的存數時鐘；在低檔位的時候,需先將ADC的數據同步時鐘分頻為當前需要的時鐘頻率，再用作RAM的存數時鐘。
[0034]2)RAM存儲器的讀時鐘時由ARM的CPU總線讀埠解碼產生的。ARM與FPGA相連的數據總線寬度為16位，而RAM存儲器的數據位寬為128位，所以每讀一次數據，ARM都必須先通過讀埠操作解碼產生一個讀時鐘將128位採樣數據從RAM中取出來，然後再進行8次讀操作依次把128位數據傳輸給ARM用於數據顯示。
[0035]3)RAM數據的存儲分為觸發前存儲和觸發後存儲兩部分。觸發後數據的存儲需要觸發信號的使能。預觸發完成後，不同觸發模式下的數據存儲也不一樣:自動模式下，即使沒有觸發，系統會根據設置的自動觸發時間產生一個自動觸發，使能觸發後數據的存儲；正常觸發的模式下，只能產生觸發信號後，才能使能觸發後數據的存儲，否則RAM將會一直等待觸發信號的到來才開始存儲。
[0036]4)峰值檢測模式下，需要對128位寬度中16個採樣數據依次進行大小比較，得到一對最大和最小值。經過峰值檢測模塊後，128位的數據變為兩路8位的數據，而RAM的數據位寬仍是128位。我們需要將兩路8位數據重新拼合成128位寬度的數據才能正確地存入RAM中。
【權利要求】
1.一種針對示波器ADC高速採樣數據存儲控制的方法，其特徵在於，包括如下步驟: 第一步.採集存儲開始，判斷預觸發是否完成，完成，進行下一步；未完成，返回繼續； 第二步.觸發模式選擇，包括自動、單次、正常三種模式: 其中，自動觸發模式下包括如下步驟: (1)判斷是否自動觸發模式下，是，進行下一步；否，返回繼續判斷自動觸發模式； (2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿； 其中，單次觸發模式下包括如下步驟: (1)判斷是否單次觸發模式下，是，進行下一步；否，返回繼續判斷單次觸發模式； (2)判斷RAM是否存滿，是，讀數據並顯示；否，返回判斷RAM是否存滿； (3)判斷是否按下RUN、STOP，是，返回開始下一次採集存儲；否，繼續判斷； 其中，正常觸發模式下包括如下步驟: (1)判斷是否正常觸發模式下，是，進行下一步；否，返回繼續判斷正常觸發模式； (2)判斷RAM是否存滿，是，讀數據並顯示，返回開始下一次採集存儲；否，返回判斷RAM是否存滿。
【文檔編號】G01R13/02GK103592488SQ201310535443
【公開日】2014年2月19日 申請日期:2013年10月31日 優先權日:2013年10月31日
【發明者】陸驍璐, 呂華平 申請人:江蘇綠揚電子儀器集團有限公司